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本论文的研究课题为片上系统（System on a Chip，简称SOC）环境下的可测性设计方法学研究。早期的集成电路测试主要通过功能测试向量来完成，但随着系统复杂度的不断提高和工艺技术的日益发展，可测性设计已经成为了集成电路设计所必不可少的辅助设计手段。本论文的工作目标是针对集成电路设计和制造技术的发展新趋势，构建适应SOC设计的可测性设计解决方案。扫描类可测性设计方法是目前应用最为广泛，同时也是最具技术优势的可测性设计技术。因此本论文选择了基于扫描的可测性设计方法作为研究的出发点。但随着设计和工艺技术的发展，扫描设计方法需要进一步的优化完善才能适应集成电路技术整体的发展趋势。本论文的工作主要针对SOC设计环境对扫描设计方法在测试功耗以及测试时间方面提出的新要求，提出了一套包括从内部结构设计到外部数据处理的可测性设计解决方案。首先，从优化测试功耗的角度出发提出了扫描阵列结构，通过加入Wrapper测试控制结构以及构建并行化的分支扫描链，有效地将测试功耗降低到与正常工作功耗相当的量级。同时扫描阵列结构也为多时钟域设计以及互连优化提供了方便。伪内建自测试方法（PBIST）是在扫描阵列的基础上提出来的对测试时间和测试数据量进行优化的辅助方法。它充分利用了扫描阵列的现有结构，通过在内部产生伪随机序列，完成部分易测故障的检测。从而减少了对外部测试数据的依赖性，同时也缩短了测试时间。本论文最后还提出了SAC测试数据压缩算法，该算法可以以稳定高效的压缩率对测试数据的进行压缩，从而实现了对测试数据量和测试时间的进一步优化。SAC算法与扫描阵列以及PBIST的相互结合、补充，形成了一个完整的、可以满足SOC等复杂系统设计需求的可测性设计解决方案。大量的理论分析和实验数据都证明了这种解决方案的有效性。