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随着集成电路特征尺寸的不断缩小，传统CMOS器件面临诸多挑战，单纯依靠平面器件进行优化已经越来越难以满足电路性能的要求，必须对包括器件结构、材料、工艺在内的各种新技术进行创新。三维晶体管的发明开辟了集成电路发展的新阶段，其不但革新了半导体制造技术，提升了传统平面器件的性能，而且为22nm节点以来三栅FinFET器件的发展奠定了理论基础，并促进了其在商业上的快速应用。三维晶体管的创新思路将会以围栅器件形式继续延伸到后续的各种新型CMOS器件，甚至到原子尺度的终极CMOS器件。但是，与平面器件结构相比，FinFET器件和围栅硅纳米线器件的制备工艺更加困难，也是两种器件进入实际应用的主要瓶颈。本论文正是在此背景下，围绕两种多栅器件的关键制备技术、工艺集成和相关物理机制的研究展开。 本论文从22nm平面CMOS器件入手，提出了一种新型的非晶硅增强掩模技术，能够应用于14nm体硅FinFET器件、堆叠围栅纳米线器件和各种硅基纳米结构的制备之中，重点对其中涉及的先导刻蚀及其关键技术展开系统而深入的研究，并对相关的物理机制及其影响因素进行了全面的分析与讨论。本论文的研究成果主要包括: (1)基于功率谱密度函数(PSD)方法，提出了一种新型的非晶硅增强掩模技术即α-Si/ONO(SiO2/Si3N4/SiO2)栅电极制备及线条粗糙度(LER&LWR)降低技术。从ONO掩模出发，将PSD曲线与栅电极结构、加工工艺以及材料特性之间建立相应的联系，研究线条边缘何种空间频率成分占据主导地位，间接得出边缘表面空间波长的分布情况，对导致栅极线条粗糙度恶化的根本原因和相关物理机制进行深入研究，进而提出了一种新型的α-Si/ONO栅电极制备技术，能够成功制备30nm以下尺寸的栅电极图形，有效降低栅电极的线条粗糙度。 (2)基于α-Si/ONO非晶硅增强掩模技术，研究了增加掩模厚度对FinFET器件栅极刻蚀的影响。与平面器件相比，刻蚀后的掩模侧壁形貌更加倾斜(more tapered)，这被归因于刻蚀附产物导致的侧壁再沉积效应。而在采用193nm ArF光刻技术进行密集的栅电极制备时，除了再沉积效应的影响外，还首次发现局部电场诱导离子偏转效应能够导致多晶硅栅电极表面recess及掩模侧壁内倾斜两个独特的现象。由此，提出了一个新型的两步掩模刻蚀技术，能够在降低栅极顶部表面的损伤的同时，大幅度地提升掩模刻蚀的各向异性，最终分别成功制备了侧壁光滑、形貌陡直的20nm和25nm栅长FinFET器件。上述相关物理机制的提出对于14nm以下节点FinFET器件制造及各种新型纳米器件的制备都具有特别重要的借鉴作用。 (3)提出了时分复用刻蚀制备堆叠围栅纳米线的新型技术，结合自限制热氧化工艺，开展有效制备10nm以下尺寸的高质量硅纳米线的系统研究:第一，通过调整各向异性刻蚀与各向同性刻蚀的相对比例，基于多步刻蚀调控策略，研究提升各层纳米线均匀性的方法;第二，系统研究纳米线初始形状对各种纳米线截面形状包括三角形、四边形、菱形、椭圆和圆形等的影响;第三，通过工艺参数优化，研究具有圆形截面的小尺寸硅纳米线制备工艺，消除截面的拐角效应。除此之外，还对传统的Bosch工艺制备堆叠纳米线技术进行了进一步发展与深入，研究了可直接制备类圆形纳米线形状的方法。 (4)针对纳米线沟槽中栅电极材料刻蚀过程中遇到的五个主要问题:假栅电极对准、侧壁阴影效应导致的假栅电极材料残余、纳米线层间假栅电极残余、栅电极刻蚀形貌陡直度、纳米线完整性，进行了全面而深入的研究。在理论分析的基础上，重点考察了相关工艺参数对上述问题的影响，为解决栅电极制备过程中遇到的困难与挑战指明了方向，有望从根本上解决栅电极制备难题，将其真正应用于围栅纳米线器件之中。 (5)提出了一种新型的自上而下的、能以CMOS兼容的方式制备各种硅基纳米结构的方法。结合新开发的等离子体原位清洗技术，成功制备了高度有序、尺寸可控、周期性的纳米槽、纳米孔及多种尺寸的高密度硅纳米线阵列。这一新型技术展现出了较低的工艺复杂性，与现有的硅基集成电路技术具有良好的兼容性，为能以快捷方便的方式制备各种纳米电子器件，生物传感器件和光电子器件等，迈出了重要一步。 本论文中提出的自上而下的非晶硅增强掩模技术，有望与更先进的光刻技术或与新涌现的自下而上的模板图形生成方法如嵌段共聚物自组装技术相结合，以制备更小尺寸和更高密度的纳米器件，为工业界继续研究与发展多栅纳米器件制备技术提供了有借鉴意义的新思路。随着集成电路的继续发展，自上而下和自下而上的制备技术有可能会在5nm或以下节点逐步交汇，而不断的技术进步必将带来更多的挑战和催生更多的发明和创造。