论文部分内容阅读
随着MOSFET技术进入纳米尺寸范围内,预计1-2年内25nm尺寸晶体管将上市。由于双栅(DG)MOSFET具有高速度、低功耗等优点,使得它成为纳米尺寸下的主流器件。对于缩小到纳米尺寸下的CMOS器件,很多物理问题变得更加突出,尤其是氧化层厚度T ox、栅长L、栅宽W以及掺杂分布等工艺波动性因素对器件带来的影响将不容忽视,即器件参数的本征涨落对器件性能的影响将会越来越大,研究表明影响最大的是线边缘粗糙度效应(The Line Edge Roughness)和随机掺杂涨落效应(Random Dopant Fluctuation,RDF)。本文中将对25nm节点下双栅MOSFET的线边缘粗糙度效应和随机掺杂涨落效应进行数值模拟,进而研究基于双栅MOSFET的6-T SRAM的可靠性。 本文首先就本征参数涨落之线边缘粗糙度效应的产生机理、数值模拟方法进行了研究。其中线边缘粗糙度序列是借助MATLAB并通过傅里叶变化产生的,从而分析由此产生的双栅(DG)MOSFET的性能参数的涨落,从而预测SRAM电路的可靠性。接着研究了本征参数涨落之随机掺杂涨落效应的物理机制和数值模拟方法,此过程中将采用蒙特卡洛方法三维统计分析法进行模拟。掺杂文件将由MATIAB产生,而由随机掺杂涨落效应导致双栅MOSFET的性能参数的涨落将通过ISE器件模拟得到。最后对得到的结果进行统计分析,研究结果表明,本征参数的涨落将引起纳米级器件的阈值电压的服从高斯分布涨落,从而影响着6-TSRAM的噪声容限的分布。从实验结果我们可以得出上拉管的本征参数涨落效应主要是由6-T SRAM影响噪声容县(SNM),而传输管的本征参数涨落效应对6-TSRAM的写噪声容县最大。 纳米级尺寸下本征参数涨落效应将会引起:双栅MOSFET的性能参数的涨落,从而影响着电路的可靠性。本文主要研究了本征参数涨落效应对6-T SRAM失效性的影响。另外本征掺杂涨落现象的研究有很大的经济效益,它大大推动了我国集成电路的发展。