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与其他频率合成技术相比，直接数字频率合成技术具有频率分辨率高、转换时间短、相位变化连续、相位噪声低等诸多优点，然而杂散性能已成为DDS技术发展的重要瓶颈，针对基于FPGA的DDS的低杂散性能研究具有重要的研究意义。本文以DDS数字频率合成器为研究内容，重点针对DDS的杂散特性进行了大量的研究工作。 直接数字频率合成器DDS的杂散来源比较丰富，造成杂散的原因比较复杂。基于此，本文详细介绍了DDS的工作原理，并在此基础上分析了理想情况下DDS的频谱特性，然后分析了DDS三大主要杂散来源：相位截断杂散、量化误差杂散以及DAC非线性杂散所导致的杂散频谱。在文中进行了一定的数学推导，并利用Simulink建立了相应模型进行仿真。 对于DDS的杂散抑制方法，国内外均有大量研究。论文选取了压缩ROM表法、基于频率字的改良相位累加器法以及抖动注入法三种方法进行了研究，利用System Generator建立模型仿真，并在实验过程中对传统方法进行了优化和改进，避免了可能出现的杂散恶化，最后生成可综合Vivado工程文件加以实现。 针对DDS数据传输速度需求的不断提高、I/O口需求的不断增加，使用JESD204B协议串联FPGA与高速DAC。实现了基于JESD204B协议的FPGA与DAC间的高速串行数据传输，传输速率6.5Gbps，同时大大减少了输出接口以及功耗。 在搭建的硬件平台上利用频谱分析仪上测试了DDS的输出频谱特性，对比了不同方法下的宽带无杂散动态范围，与仿真结果较为接近，验证了设计中杂散抑制方法的正确性，DDS的宽带SFDR在-74dBc左右。