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在通信、雷达等整个现代电子系统中，信号发生器的作用愈加重要，高性能信号源的设计已经成为制约现代通讯、雷达和高精度测量系统发展的瓶颈。直接数字频率合成（DDS）作为当下频率合成技术的一个热门研究方向，其具备频率精度及分辨率高、易于硬件实现、频率切换迅速等诸多优点，但是DDS系统也有缺点，其带宽和杂散成为限制其发展最主要的方面。所以，无数学者和工程师对频率合成技术的研究主要集中在DDS以及DDS中杂散的抑制技术，这些技术主要是基于对DDS结构以及实现算法的改进。 本文在详细介绍频率合成技术和DDS原理、结构的前提下，完成了基于多路插值的高SFDR的DDS设计和物理实现。本论文里的DDS核利用ROM查找表，并结合改进后的CORDIC算法来完成相/幅转换，同时适当提高了相位累加器截断输出的有效相位位宽、加入了Dither伪随机序列发生器、采用多路插值结构来提高DDS的SFDR。对单路来说，相位累加器设计成32位，截取为19位输入相/幅转换器进行相/幅转换，以其中高3位八分圆相位压缩ROM查找表大小和CORDIC旋转迭代次数，接着的7位作为地址查找ROM表得到1/8圆周期的正余弦粗值，最后的9位分3组进行三次超四CORDIC旋转得到1/8圆周期的正余弦精细值，根据正余弦函数的对称性，镜像翻转得到整个周期上的16位正余弦值输出。文中的DDS芯片支持单频输出、线性扫描输出、SRAM调制输出和幅度调制输出四种工作方式，可以完成多种调制信号输出。 最后，使用SMIC0.18μm1P6M工艺库进行综合和物理实现，综合后时序报告得到单路DDS核的建立时间关键路径需要3.37ns，频率能够达到所要设计的250MHz，对16路内插DDS，其合成信号的最大频率能够达到4GHz；综合后总共有单元41183个，组合逻辑单元24760个，时序单元15171个，缓冲/反相单元1252个，APR物理实现后芯片大小为1100×2000μm2；时钟树插入延时2ns左右，共有7级时钟树，最大时钟偏差为132ps；功耗分析表明，总功耗是658.4mW，包含内部功耗459.69mW，开关功耗198.64mW，而漏电流引起的静态功耗只有0.12mW左右。前仿真和后仿真表明，在测试的频率点，DDS的SFDR都能达到103dBc左右，达到了高SFDR的设计目标，行为仿真、版图后物理验证和时序验证准确验证了设计的DDS芯片逻辑正确性、物理实现合理性和时序收敛性。