【摘 要】
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集成电路加工技术的进步，使得数字集成电路的规模越来越大，功能更加复杂，对时钟的要求也越来越高。另一方面，激烈的市场竞争要求芯片设计有更短的上市时间和更便宜的解决方案。更
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集成电路加工技术的进步，使得数字集成电路的规模越来越大，功能更加复杂，对时钟的要求也越来越高。另一方面，激烈的市场竞争要求芯片设计有更短的上市时间和更便宜的解决方案。更短的设计时间，更多的功能推动了SOC技术的发展和应用，使得对时钟锁相环IP的复用越来越多。而更便宜的解决方案则要求用便宜的制造工艺加工出高性能的IC产品。这些需求使得采用标准数字逻辑工艺设计高性能时钟锁相环IP成为当前设计和研究的热点。
本文在深入研究锁相环原理、设计方法的基础上，完成的主要研究和创新工作包括：
1、提出一种环路稳定性保持技术。利用可编程分频器的编码控制电荷泵的电流，使得在分频比从8到32变化的宽范围内，开环带宽近似保持不变，从而保证了闭环稳定性。
2.改进了环路启动电路。在锁相环路上电初期用两个通路分别对两个电容节点充电，使电路摆脱上电初期的“死区”，保证电路尽快进入正常工作状态，缩短了锁定时间。
3.提出了基于函数命令的jitter测量方法。用该方法可以准确测量得到测试时间内的jitter值，提高了设计指导性。该方法可推广应用于其他电路关键量的测量。
4、完成了基于SMIC0.18umlP6M1.8V数字CMOS工艺的高性能时钟锁相环IP硬核。仿真结果显示，该IP输出频率范围240MHz～960MHz，输出960MHz时钟信号时，功耗小于4mW，jitter小于lps，面积97.8um×109.2um。
5、在IP建模方面，进行了锁相环IP的模型研究，并用设计实例验证了该IP可以有效集成到自顶向下的设计流程中。
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