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本论文系统研究了FinFET器件性能与源漏掺杂方式和掺杂分布的关系。通过模拟，指出了新型的underlap掺杂方式相对于传统的overlap方式的优势。本文同时提出了一种针对FinFET器件的Fin条制作的新工艺，并通过流片，验证了此种方法在制作亚50nmFin条的可行性。本文的主要工作与贡献有：
(1)利用ISE模拟软件，研究了亚50nm尺度范围内FinFET器件I-V特性与掺杂分布的对应关系。对比性地研究了不同掺杂分布下器件的短沟道特性。分析结果表明：underlap的设计长度、源漏区杂质分布梯度是决定器件I-V特性优劣的关键因素。Underlap与overlap相比，器件设计具有更高的可控性，从而更有利于实现优化的器件性能。模拟结果进一步说明，采用underlap掺杂方式可以使器件按比例缩小到18nm以下。上述模拟结果为亚50nmFinFET的设计提供了系统的指导建议。
(2)研究了亚50nm尺度时FinFET在overlap与underlap两种掺杂情形下的阈值电压roll-off、漏感应势垒降低(DIBL)、亚阈值斜率变化情况。结果显示，与传统的overlap掺杂方式相比，新型的underlap掺杂方式在平衡器件内部寄生电阻与短沟道效应方面具有更大的优势。因此，underlap掺杂是一种更为理想的、更适合于亚50nm的大规模集成电路制造的源漏掺杂方式。
(3)实验证明了所提出的制作亚50nm超薄Fin条方法的可行性。利用BOE(BufferedOxideEtch)溶液横向腐蚀夹层中的SiO2，并使微米尺度的SiO2线条缩小道纳米尺度，然后以该SiO2线条为掩膜刻蚀硅，便获得纳米尺度的硅Fin。