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现代高性能片上网络(Network on Chip，NoC)互连芯片设计日益复杂，面临性能、功耗、面积、开发时间、成本等诸多因素制约，往往设计需经过从体系结构层到物理实现层的多层迭代与优化及多个设计方案间的比较与取舍，才可能找到合理的平衡点。因此如何高效实现片上网络互连芯片RTL设计的模板化、参数化以及相应模拟器的生成方法，成为片上网络互连芯片协同设计的关键支持技术与国际相关领域的研究热点。本论文探索了在已开发的基于模型的NoC Co-Design协同设计平台内，对如何有效增加其中互连基本模块router的RTL生成模块与相应cycle-accurate模拟器的生成模块进行了相应的探索与研究，完善了原NoC Co-Design设计平台相应的不足，并在开源的基础上，增加了router的arbiter与allocator的种类。经评测对比，使用RTLGen产生Verilog代码的方法，可有效减少开发代码量。开发效率得到提高，而生成不同结构参数的RTL设计与相应模拟器可显著加快设计验证、迭代及优化过程。 本文主要工作和贡献如下: (1)论文在对比分析国外RTLGen相关研究的基础上，探索利用面向对象语言Scala来进行片上互连硬件设计方法，用该语言构建参数化、模块化的互连RTL生成器，而非互连RTL设计本身;借助开源编译器，通过编译的方式产生相应设计的RTL代码，以及对应RTL设计的cycle-accurate模拟器。与使用verilog开发设计方法相比，本文使用的方法更符合协同设计的要求。 (2)论文实现了针对NoC芯片的router RTL Generator。在开源项目基础上增添不同Arbiter，Allocator机制，丰富了router设计的体系结构选项。通过与使用传统方法开发的RTL模板库进行对比，在物理开销略增的前提下，代码量只有原来的三分之一左右。 (3)优化了Co-Design设计平台。 优化了原来NoC协同设计平台的结构，增加了router RTL与router模拟器的生成模块。在新的Co-Design平台下，只需开发一份Scala代码就可以同时产生模拟器模型和RTL模型，使得体系结构层的基于模型预测、模拟验证、设计的RTL产生与结果的验证有机地结合为一个整体。