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随着集成电路制造工艺向超深亚微米和纳米级推进，芯片集成度大幅提高，嵌入式随机访问存储器(RAM)逐渐成为集成电路芯片的主体。由于高密度嵌入式RAM的成品率直接影响着芯片的成品率，因此对嵌入式RAM进行故障诊断和修复，一直是学术界和工业界研究的关键问题。另一方面，随着处理器芯片性能的提高，其测试也面临着日益严峻的挑战，如何有效地测试高性能处理器芯片具有重要的研究意义。本文对嵌入式RAM的故障诊断和修复方法及电路设计开展了研究与实践，提出的一些研究方法和电路原型在两款处理器和模拟实验中得到了验证。本文还对其中一款高性能通用处理器芯片进行了可测试性设计与测试定制的研究与实践。本文的主要贡献和创新性研究成果如下：
1.提出一种针对嵌入式RAM的故障诊断电路与失效位图压缩方法。本文使用一种特殊的扫描链结构(scan collar结构)替代传统的失效位图进行失效信息提取。本方法通过扫描链移入移出诊断向量与诊断响应来提取失效信息，节省了片上诊断电路的硬件开销。对一个32KB的SRAM而言，与存储4个失效字的传统失效位图相比，面积开销节省80％。本文还提出一种失效位图编码和失效信息压缩方法。通过对失效信息进行失效位扩展后编码，再存储为失效位图的方法，节省了传统失效位图的硬件开销；随后对失效位图数据进行压缩，有效减少了失效位图的传输数据量。以1024×32比特的SRAM为例，与传统失效位图相比，硬件开销节省50％，数据压缩率达到4.5倍。
2.提出一种三维嵌入式RAM层次化的内建自修复方法及电路设计。此方法充分利用RAM的三维特性，层次化划分RAM阵列，为不同层级的RAM阵列设计私有的冗余结构和纠错容错电路。这种纠错容错电路包含内建自测试、自诊断与自修复电路。每层RAM阵列搜集其子阵列中未能修复的失效信息后，统一分配该层的冗余器件，以获取最大的修复效率。此方法还为最底层存储单元设计纠错码电路，降低软错误对存储器性能的影响。在存储器比特级失效密度为1％，器件级失效密度为50％情况下，获得100％修复效率的冗余结构面积开销仅为存储阵列的20％～30％。此方法在保证RAM性能的同时，降低了对测试仪的依赖，提高了RAM的成品率和可靠性。
3.在龙芯2F高性能通用处理器中，设计了有效的可测试性设计结构，采用了优化的测试生成过程，并定制了合理的测试流程。主要设计了利用片上高频时钟进行实速测试的时钟控制模块；压缩率达10倍以上的混合测试压缩结构；低测试功耗的嵌入式SRAM并行内建自测试电路；以及在边界扫描电路中添加的利于参数测试与提取的I/O Map和与非树结构。通过优化的测试生成方法，进一步降低了测试向量体积与测试时间，固定型故障分辨率可达99％。其中突出的工作为：
a.将自主研究的一种基于片上锁相环进行实速测试的方法应用到该款处理器中。实现了使用低成本的测试仪对高速电路进行有效的实速测试。该电路结构在设置4拍实速测试的高速时钟时，硬件开销等价于70多个两输入与非门，远低于同类方法。同时，这种电路结构与芯片及片上锁相环结构无关，亦与生产工艺无关，便于移植与扩展。
b.将提出的基于特殊扫描链的故障诊断电路应用到该款处理器中，在保证诊断效率的情况下，节省了片内硬件开销，还获得了故障覆盖率提升和简化功能测试的有益效果。