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近年来，低密度校验(LDPC)码以其在理论上接近香农极限的优异性能而受到了编码界广泛的关注。在实际应用中的一个关键的问题在于：设计有限长度的LDPC码，并实现相应的LDPC码的编解码器。
本文针对上述问题，选择了一种具有循环排列矩阵结构、码长为4032，速率为0.5的系统LDPC码，基于FPGA实现了具有较低复杂度、高速工作的LDPC码的编码器和解码器。
从LDPC码的校验矩阵出发，利用矩阵的初等变换，设计了LDPC码的编码算法，并进一步设计了编码器的流水线工作结构，存储器分配、地址管理、以及时序控制。
解码器基于“修正最小和”算法，采用了接收、解码、输出并行工作流程结构，在解码流程中进一步使用多个“sum”运算单元和多个“min”运算单元同时并行工作的方式，设计了相应迭代运算的存储器分配、地址管理和寻址、以及时序控制。
在基于FPGA的编解码器为平台，在AWGN的仿真信道下，对编解码器的性能进行了测试。它可以工作在不低于5Mbps的速率，在信噪比(Eb/No=1.7dB)下就可以获得10-6的误码率，而在2×10-9的误码率时，仍未出现误码平层。结果表明：达到了对编码器的低复杂度和高速工作的要求。
此外，本文对该LDPC码在块衰落多径信道下的性能进行了仿真和分析。仿真结果表明，多径信道对通信系统的影响表现在：多径信道接收信号的信噪比、多径信道的时延扩展、在多径信道上的信号能量分布；LDPC码在块衰落多径信道下的性能明显优于卷积码；多径信道下，LDPC码的最小和算法和LDPC码的和积算法的性能相似。