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随着数字IC设计方法的不断发展,人们对电子产品的需求也越来越高。一方面是集成电路的规模越来越大,功能也越来越多,而且越来越多的功能被集成在一个系统中,因此对存储器的存储速度要求也越来越高。另外一个方面是随着便携式产品的普及和广泛应用,功耗逐渐成为芯片设计的一个重要考量因素,有时甚至成为一个产品能否取得成功的决定性因素。本文首先对SDRAM的种类、架构以及操作方式做了简要介绍和分析,并在此基础上设计提出了结合门控时钟架构以及命令重排序架构的SDRAM控制器设计方法(门控时钟架构可以从时钟的根部开始减少时钟树以及寄存器上的动态功耗。而命令重排序架构可以让同一个Bank同一行的命令排在一起操作,让同一个Bank不同行的命令尽量错开操作,从而节省行关闭和行打开的时间,又能够让不同Bank尽量并行操作,从而提高了SDRAM的带宽和访问效率)。可以说这两种方法调和了SDRAM控制器速度和功耗之间的矛盾,可以让SDRAM控制器在对SDRAM访问效率提高的前提下对功耗的影响不大。该SDRAM控制器是使用verilog硬件描述语言进行设计的。在设计完成之后,如下几个步骤也在论文中进行了描述:使用高级验证方法学OVM对SDRAM控制器进行功能仿真和动态验证以确保功能的正确性;使用Synopsys公司的Design Compiler对验证完成的设计进行综合以生成门级网表确保设计可以正常综合;使用Cadence公司的LEC形式验证工具对RTL和综合生成的门级网表进行验证以确保网表功能的正确性;使用Synopsys公司的Primetime PX来对SDRAM控制器不同工作模式下的功耗进行分析,最后得出本篇论文的结论。经过验证的设计证明其在性能和功耗方面都要比不使用门控时钟技术和命令冲排序技术的SDRAM控制器优越。该SDRAM控制器无论在功耗方面还是性能方面都基本可以满足公司低端DVD相关产品的需求。该SDRAM控制器经过对系统带宽的评估,后续有很大可能会被应用到DVD等低端产品中去,这也是该课题对公司的贡献之一。另外该论文所提出的门控时钟设计架构以及功耗分析方法对后续低功耗IP或IC的开发也可以起到一定的借鉴作用。