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低密度奇偶校验(Low Density Parity Check,LDPC)码是一种接近香农限的高效线性分组码,被广泛应用在各种通信系统中。由于FPGA具有可编程和高速运行的特点,基于FPGA平台研究LDPC译码器的设计已成为LDPC译码的重要实现手段。线性规划(Linear Programming,LP)译码算法是近年来得到广泛关注的一类新译码方法,相比于传统的置信传播(Belief Propagation,BP)译码算法具有更低的误码平台。本文针对二元LDPC码的LP译码方法,研究了一种基于最小多面体带惩罚函数的交替方向乘子(Alternating Direction Method of Multipliers,ADMM)译码算法。论文的主要内容如下:1、介绍了LDPC码的基本概念和相关基础知识,给出了BP译码算法的基本原理。基于最大似然(Maximum Likelihood,ML)译码算法,讨论了LP译码的松弛方法,给出了Feldman LP译码模型;讨论了ADMM算法的基本原理和迭代框架。2、结合最小多面体模型和ADMM算法,给出了一种基于最小多面体模型和ADMM技术的LP译码算法。该算法通过校验节点度分解技术有效降低了译码模型的复杂度,设计出的译码器不需要调用投影算法,进一步降低了译码器的复杂度,并且算法可以并行执行。结合惩罚函数以及基于最小多面体模型和ADMM技术的LP译码算法,给出了一种基于最小多面体带惩罚的ADMM译码算法,有效提升了算法的译码性能。3、针对基于最小多面体带惩罚函数的ADMM译码算法,提出了一种部分并行结构的LDPC译码器设计方法。充分利用了LP译码模型的内在结构,将复杂的矩阵乘法运算简化成了非零元素之间的加法运算。并根据译码算法中矩阵的结构特点,对信息的存储方式进行优化,节省了存储资源,提高了译码速度。4、在Xilinx Virtex-6 FPGA平台设计了上述基于ADMM算法的LDPC译码器。测试结果表明本文设计的LDPC译码器工作情况良好,可以实现LDPC码的正确译码。