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随着集成电路设计进入超深亚微米阶段，电路复杂度不断提高，芯片测试面临着巨大的挑战。对于SOC(System-On-a-Chip)来说，测试数据量越来越大，测试时间越来越长，SOC测试成本已经占据整个费用的一半甚至更高。测试数据压缩不仅能够有效地减少测试数据量，而且能够降低对测试数据存储容量以及测试设备传输通道的需求。因此，测试数据压缩已经成为测试领域的一个重要组成部分，也得到了越来越广泛的关注和研究。本文的主要工作如下：
第一，总结了当今国内外各种测试数据压缩方法，分析各种测试压缩方法优缺点，包括Huffman编码、Golomb编码和FDR编码等，提出本文的研究目标。
第二，提出了一种改进的Huffman测试数据压缩算法。为了克服Huffman算法解压结构复杂的问题，基于Huffman编码，为被压缩数据无关位赋值，使测试数据中出现大量连续的字，通过对连续出现字的次数介于设定的阈值下限和上限之间的数据段进行二次编码，从而达到在小字长下实现Huffman编码大字长的高压缩率的目的。利用提出的压缩方法对ISCAS89基准电路进行了实验，实验结果表明本文提出的压缩算法优于Run-length、Golomb和FDR方法。与Huffman方法相比，解码器电路复杂性得到大大改善，可以在字长为3下取得Huffman方法字长为5～7的压缩率。
第三，提出了一种改进的FDR测试数据压缩算法(IFDR)。为了克服FDR编码只对“0”游程编码的问题，在给出新的游程定义方法下，对测试数据中具有同样长度的连续的“0”游程和“1”游程采用相同的编码，从而降低了编码的长度，并且使在游程的定义中不再存在长度为0的游程。利用提出的压缩方法对ISCAS89基准电路进行了实验，实验结果表明在不增加硬件代价的前提下，IFDR算法比FDR算法压缩率提高了5﹪-60﹪。
第四，测试数据压缩同步问题，已经越来越得到广泛的关注和研究。本文改善了改变编码树和插入虚拟值的两种降低同步开销方法，使它们适用于双长Huffman编码方法的同步问题。对ISCAS89基准电路的实验表明，对于双长Huffman编码压缩方法，插入虚拟值的方法要优于改变编码树的方法。