论文部分内容阅读
当今微电子产业的发展已进入后摩尔时代，硅基MOSFET受限于短沟道效应等因素，其等比例尺寸可能会在五年内停止缩小。碳纳米管(CNT)性能优异，CNTFET因低功耗和高集成度而受到广泛关注，被视为Si沟道最具潜力的替代者。为便于CNTFET电路的设计，建立与现有EDA平台如SPICE兼容的CNTFET的紧凑模型是非常必要的。
本文提出了一种顶栅CNTFET的紧凑模型，它基于现有的斯坦福大学模型，原模型中本征沟道区域的九电容网络模型被简化为四电容网络；本文在源/漏区域考虑了掺杂浓度不同的情况；并建立了位于本征沟道和掺杂源/漏区域之间的外部边缘电容；最后本文首次建立了一种围栅CNTFET的紧凑电路模型。
基于本文提出的CNTFET模型，我们利用HSPICE分别对沟道长度为15nm的顶栅、围栅器件进行了仿真，研究了碳纳米管的直径、碳纳米管数量及其管间距等结构参数对单管FET的I-V特性、跨导、截止频率的影响，并与报道的现有实验数据和物理仿真数据进行了对比。仿真结果显示，相同物理尺寸下，围栅CNTFET的饱和电流更大，顶栅CNTFET具有更大的截止频率。对基于CNTFET的反相器和其他二输入基本逻辑门电路，与基于斯坦福模型的电路仿真相比，我们在仿真中增加了栅极与相邻电极之间耦合电容的影响，这使本文的建模更符合实际情况，更适合于CNTFET电路的设计和开发。我们分析了FET结构参数对上述电路的延时、功耗的影响，结果显示，基于围栅CNTFET的基本逻辑门电路具有更小的延迟时间，更适合于高速电路设计；顶栅CNTFET的基本逻辑门电路具有更小的功耗，更适合于低功耗设计。
最后，我们尝试在一组CNT平行阵列上设计完成基本逻辑门电路，使用金属性SWCNT互连线，并考虑电路布局的影响，预测其电路特性，为日后全CNT电路的设计及实现打下基础。
本文提出了一种顶栅CNTFET的紧凑模型，它基于现有的斯坦福大学模型，原模型中本征沟道区域的九电容网络模型被简化为四电容网络；本文在源/漏区域考虑了掺杂浓度不同的情况；并建立了位于本征沟道和掺杂源/漏区域之间的外部边缘电容；最后本文首次建立了一种围栅CNTFET的紧凑电路模型。
基于本文提出的CNTFET模型，我们利用HSPICE分别对沟道长度为15nm的顶栅、围栅器件进行了仿真，研究了碳纳米管的直径、碳纳米管数量及其管间距等结构参数对单管FET的I-V特性、跨导、截止频率的影响，并与报道的现有实验数据和物理仿真数据进行了对比。仿真结果显示，相同物理尺寸下，围栅CNTFET的饱和电流更大，顶栅CNTFET具有更大的截止频率。对基于CNTFET的反相器和其他二输入基本逻辑门电路，与基于斯坦福模型的电路仿真相比，我们在仿真中增加了栅极与相邻电极之间耦合电容的影响，这使本文的建模更符合实际情况，更适合于CNTFET电路的设计和开发。我们分析了FET结构参数对上述电路的延时、功耗的影响，结果显示，基于围栅CNTFET的基本逻辑门电路具有更小的延迟时间，更适合于高速电路设计；顶栅CNTFET的基本逻辑门电路具有更小的功耗，更适合于低功耗设计。
最后，我们尝试在一组CNT平行阵列上设计完成基本逻辑门电路，使用金属性SWCNT互连线，并考虑电路布局的影响，预测其电路特性，为日后全CNT电路的设计及实现打下基础。