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锁相环时钟产生器是集成电路系统中一个十分关键的模块，其被广泛用于产生各种片上高质量时钟信号。在诸如无线收发机、高速模数转换器、高速串行接口等片上系统中，锁相环时钟产生器的功耗和抖动性能极大地影响着系统的整体性能，具有重要的意义。本文针对低功耗低抖动锁相环时钟产生器进行了深入的研究。 提出了一种新型的亚采样注入锁定锁相环(SS-ILPLL)自适应注入时序调整和自动注入锁定技术。该技术能够自适应调整注入脉冲时序，使SS-ILPLL注入锁定能够自动进行，具有较强的抗环境干扰能力。SS-ILPLL中的亚采样机制和注入锁定机制共同作用，有效减小了输出信号的抖动。采用65nm CMOS工艺对SS-ILPLL进行了设计并流片验证。测试结果表明，SS-ILPLL输出频率范围为2.4-3.2GHz。当输出频率为3.2GHz时，在PVT变化范围内，均方根抖动小于150fs，功耗为7.4mW，FoM值为-249dB，并且具有较强的抗环境干扰能力。 提出了一种新型基于标准单元的DCO频率调谐电路，注入脉冲产生和数控延迟调节电路，设计了一种低抖动全综合注入锁定砰砰型锁相环(SILBBPLL)。该技术提高了DCO调谐分辨率，降低了SILBBPLL的参考杂散。采用65nm CMOS工艺对SILBBPLL进行了设计并流片验证。测试结果表明，SILBBPLL频率输出范围为0.45-1.8GHz。当输出频率为1.8GHz时，均方根抖动为1.1ps，功耗为1.5mW@0.8V，参考杂散为-50.9dBc。SILBBPLL的核心面积为0.008mm2，FoM值为-237.4dB。 提出了一种新型的毫米波全数字锁相环(ADPLL)的时间数字转换技术。该技术利用一个模数转换器(ADC)对反馈信号电压进行采样和模数转换，等效为时间到数字的转换，以低的功耗实现了高的时间分辨率，有效降低了量化噪声。采用65nm CMOS工艺对毫米波ADPLL进行了设计。后仿真结果表明，ADPLL输出频率范围为25-29GHz。在输出信号为27.2GHz时，功耗为32.7mW,DCO相位噪声为-100dB/Hz@1MHz。ADC的等效时间分辨率达到0.6ps，有效减小了毫米波ADPLL输出信号的抖动。