【摘 要】
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SoC芯片的功耗由动态功耗、短路功耗和漏电功耗组成。随着工艺技术的进步，漏电功耗显著增加，到65nm工艺时，漏电功耗占芯片总功耗的50％以上，由此可见，在65nm SoC芯片物理设计时，漏电
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SoC芯片的功耗由动态功耗、短路功耗和漏电功耗组成。随着工艺技术的进步，漏电功耗显著增加，到65nm工艺时，漏电功耗占芯片总功耗的50％以上，由此可见，在65nm SoC芯片物理设计时，漏电功耗已成为与芯片性能、面积同等重要的设计指标。
本文阐述了SoC芯片中功耗的物理来源，分析了业界主流的低功耗设计方法，然后重点分析了65nm SoC芯片漏电功耗的优化。芯片处于正常和休眠模式都会产生漏电功耗，两种模式下芯片漏电功耗的优化方法不同。本文首先分析了芯片处于正常模式时多阈值电压设计优化芯片漏电功耗的方法，对低阈值电压单元的使用率进行限制，并手动替换低阈值电压单元，以最大程度地优化芯片的漏电功耗，同时将不同工作条件下工艺库中单元的时序与功耗数据整合成新的库，作为物理设计的目标库，以优化芯片的漏电功耗和时序；其次分析了芯片处于休眠模式时电源门控设计优化漏电功耗的方法，重点对电源门控单元的插入及控制信号的连接展开研究，给出以柱状模式连接控制信号的方法，它结合了HFN模式和菊花链模式的优点，达到过冲电流与电源开启时间的平衡。
实验表明，优化后设计的低阈值电压单元使用率减小了94％，漏电功耗减小了36％；使用新生成的目标库进行物理设计，在时序满足的前提下漏电功耗减小了55％；以柱状模式连接电源门控单元的控制信号，与HFN模式相比过冲电流减小了70.8％，与菊花链模式相比电源开启时间减小了95.4％，从而验证了多阈值电压设计对芯片漏电功耗优化的高效性和电源门控设计改进方法的可行性。
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