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随着CMOS工艺的演进，由于电源电压裕度越来越低、数字开关噪声大等因素，难以将射频和数字电路集成在一个系统中，同时对射频模块的软件可配置性要求，一起构成软件无线电应用扩展到射频领域的两个主要的问题，这也导致了数字射频新思路的提出。全数字锁相环(ADPLL)是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本论文针对数字射频中的 ADPLL的系统特性以及其各重要模块进行了深入研究，并完成了以下工作：
1)基于0.18um工艺设计并实现了国内第一款基于LC谐振的CMOS全数字锁相环。其相位噪声为-101dBc/Hz@1MHz offset，有效芯片面积0.85平方毫米。全数字锁相环作为数字化射频前端最重要的模块之一，为数字化射频前端电路的研究做出了重要的前期技术积累。
2)建立了一套ADPLL数字域Verilog模型。通过该模型在当前计算水平下快速地对锁相环进行瞬态仿真。然后使用matlab对仿真所得的数据进行处理来获取锁相环在闭环情况下的动态和静态特性，用于早期阶段在系统级层次对电路模块进行优化设计。
3)提出并实现了一种新型的改变电容的方法。该方法在不需要改变接入谐振回路电容的数量而通过改变其互联拓扑关系来实现。它们是由三个电容和两个开关构成。当两个开关闭合时，三个电容的互联关系是并联。而当两个开关断开时，三个电容的互联关系是串联。测试结果表明本论文提出新型电容调谐方法可以获得很好的调频线性度。
4)提出了一种基于多路选择器的差分延时链单元。该VDL延时单元利用从数据段到输出端和从选择端到输出端两条路径延时的不同，从而提高TDC的分辨率，使分辨率变为两条路径之差，达到亚门级的时间分辨率。提出了一种基于串联接入的变容管结构。该结构利用在最小电容上串入一个大电容的方法使得数字信号可控的最小电容值大大降低，从而提高DCO频率分辨率。提出了一种随机噪声注入的改进型sigma-delta调制器结构。该结构和传统的结构相比能使调制器噪声下降约18dB。