【摘 要】
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锁相环被广泛地应用在无线射频通信、光纤通信、高性能数字电路等领域,无论是应用在何种领域,稳定、精确的时钟信号在高性能电路中都是必不可少的。本论文中研究和设计的低抖动锁相环芯片,其作用是为高速ADC芯片提供采样时钟信号。ADC对模拟输入信号的正确采样、信噪比性能都需要稳定和精确的时钟信号来保证。本论文在充分考虑噪声优化技术和系统稳定性分析基础上,在SMIC 40 nm CMOS工艺下设计并实现了一款
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锁相环被广泛地应用在无线射频通信、光纤通信、高性能数字电路等领域,无论是应用在何种领域,稳定、精确的时钟信号在高性能电路中都是必不可少的。本论文中研究和设计的低抖动锁相环芯片,其作用是为高速ADC芯片提供采样时钟信号。ADC对模拟输入信号的正确采样、信噪比性能都需要稳定和精确的时钟信号来保证。本论文在充分考虑噪声优化技术和系统稳定性分析基础上,在SMIC 40 nm CMOS工艺下设计并实现了一款低相位噪声低抖动的锁相环芯片,其中还使用新颖的高性能电荷泵电路结构改善了电流失配和实现高输出电压摆幅,使用噪声抑制技术明显地改善了锁相环的抖动性能。本论文的工作及创新点包括:（1）在介绍低抖动低相噪锁相环（Phase Locked-Loop,PLL）的工作原理的基础上,提出了PLL芯片设计需要关注的要点,包括低相位噪声设计、系统稳定性和电荷泵电流匹配设计等,提出了PLL的系统结构和设计参数。（2）深入地研究和分析了PLL系统的各个子模块的噪声,不仅对各模块的噪声传递函数进行推导和分析,还将模块噪声与噪声传递函数结合起来理论分析不同模块的噪声对输出相位噪声的具体影响,并从电路设计角度提出了具体可行的噪声优化方案。（3）完成PLL各个模块的晶体管电路设计,介绍了各个模块设计需要关注的噪声优化要点,给出了各个模块的电路设计的详细细节,包括理论分析推导、参数设计和仿真结果验证,并对整体电路的设计实现进行了性能分析与总结。（4）在电荷泵电路设计中,深入研究和分析了充放电电流失配、电荷分享、时钟馈通等非理想效应,提出了新颖的低电流失配高电压摆幅电路结构,并针对电荷分享和时钟馈通等给出了有效的解决方案。此外,该电路的源极开关采用了电流轮转技术,极大地减小了电荷泵导通时间。（5）针对VCO的噪声与功耗问题,采用伪差分的反相器单元和可调控的RC支路,并加入正反馈负载提高输出幅度和变换速率,在保证低噪声性能的前提下,将VCO电源电压降至0.9 V以节省功耗。（6）针对低抖动（低相位噪声）要求,采用相位噪声抑制技术,讨论了其对各模块的噪声传递函数的影响,在保证系统稳定性的前提下将传统锁相环的RMS抖动降低了1.5ps,改善了近39%。本论文所设计的低相噪低抖动的锁相环芯片,在没有噪声抑制技术的情况下,实现了在1MHz频偏下相位噪声低于-124 d Bc/Hz的性能,且RMS抖动小于3.8 ps,功耗为1.1m W;使用了噪声抑制技术之后,显著降低了电荷泵与环形振荡器对锁相环输出噪声的贡献,将RMS抖动降低了39%,至2.3 ps,功耗为2.36 m W,改善了锁相环的抖动性能。其中,采用新颖的高性能电荷泵电路结构在1.1V供电电压下实现了低电流失配特性（<1%）和高输出电压摆幅（0.04V～1.07V）,保证了电荷泵的低噪声且大大提高了VCO的调谐范围;另外该电路结构还考虑了抵抗工艺涨落和随机失配的影响;所设计的电荷泵电路相关文章已被SCI收录。
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