【摘 要】
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在信息技术高速发展的今天，数字信号处理技术越来越成为主流。ADC作为模拟信号和数字信号之间转换的接口，其发展受到极大的瞩目。本文研究并设计了一款8bits，1GS/s的ADC。经过对
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在信息技术高速发展的今天，数字信号处理技术越来越成为主流。ADC作为模拟信号和数字信号之间转换的接口，其发展受到极大的瞩目。本文研究并设计了一款8bits，1GS/s的ADC。经过对各个架构ADC的分析后，最终采用折叠内插结构，并对其中的比较器电路及采样保持电路进行了创新性设计。 设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法，针对采样保持电路中的缓冲器，引入一个PMOS晶体管构成了类cascode结构，以消除二级效应对线性度的影响。同时，增加了一条低阈值NMOS晶体管构成的电流通路来减小整个电路的寄生电容，进而提高缓冲器的线性度。仿真结果表明，该采样保持电路在1 GHz采样频率以内均可达到9位以上的有效位数。 设计了一款快速响应动态锁存比较器。采用传统的双尾动态锁存比较器和单级比较器相结合的结构，并增加了一对隔离开关，使得交叉耦合锁存结构在复位阶段将其PMOS管栅电位拉低到GND，NMOS管栅电位拉高到VDD，因此交叉耦合锁存结构在进入比较阶段时可以迅速建立正反馈。另外，正反馈单元在比较阶段为比较器增加一条放电通道，提高比较器速度。该设计在不增加功耗的前提下，改善了传统双尾动态锁存比较器随差分输入电压减小延时急剧增加的不足，降低了比较器延时对差分输入电压的灵敏度，提高了比较器性能。 本文采用SMIC 0.18 μm CMOS工艺，对比较器模块和采样保持电路模块进行了版图设计及后仿真，并对折叠内插 ADC 系统进行了仿真验证。当输入信号频率为250MHz时，获得的ENOB=7.2126709 bits；SFDR=46.407476dB；SNR=51.246275 dB；THD=0.47821832％，功耗约为67.4mW。
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