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随着SOC的复杂性，包括尺寸，频率，集成度，工艺水平(65nm，22nm)的大幅度的提升，集成电路产业进入了深亚微米和纳米工艺时代，工艺的进步对设计的方法学提出新的挑战。过去VLSI设计人员主要关心的是面积和速度，而现在，由于现代通信类和消费类产品需求的迅速增长，特别是无线设备和便携式产品的大量出现都对集成电路的高性能，小体积特别是低功耗提出了更高的要求。功耗问题已经与速度面积一起成了VLSI设计者关心的中心问题。功耗分析和优化是VLSI低功耗设计问题的两大主要部分。其中功耗分析问题关心的是设计过程中的不同阶段均可以对功耗进行准确的估计，确保设计不违反设计功耗的要求，以及如果设计功耗不达标以便在设计早期就可以提出优化的办法。当前，已有不少关于功耗估算的方法和EDA工具，本文主要研究不同的功耗分析方法以及不同的阶段的功耗估算方法，最大功耗和平均功耗估计方法和门控时钟在低功耗设计中的应用。
本文的主要内容：
首先，介绍了在CMOS数字电路中，主要的功耗消耗的两个来源：第一个称作静态功耗，第二个称作动态功耗。导出它们各自的计算公式，并提出一些有效的降低功耗的方法。
接着，探讨了芯片在系统中的功耗，这个是我们最为关心的问题。
其次，是对在电路设计过程中各个不同的阶段的功耗估算方法的论述，以及这种估算的意义。这种估算往往是在精确性与效率之间的取舍，根据不同的阶段具体情况，可以灵活的选用不同的估算方法。一个好的估算方法或流程对于设计一个低功耗芯片的效率非常重要。
第三部分，主要研究了一种使用RTL级功耗仿真文件估算门级网表功耗的方法和流程，这种方法对于提高芯片设计的效率非常有效，并且探讨了其中遇到的问题与挑战。在这里我们详细的介绍了从一个设计的低层模块到它的顶层模块的功耗估算流程。
第四部分，提到了当门级功耗不能达到设计的要求时，可以采取的一些方法去优化电路的功耗。功耗优化主要包括两部分，一个是动态功耗优化，一个是静态功耗优化。使用synopsys公司的工具优化方法有很多，例如插入门控时钟电路，使用不同阈值电压的器件，时钟树综合中根据不同的情况决定用缓冲器还是反相器亦或两种都使用来构建时钟网络，等等。并且详细的介绍了几种门级功耗的优化流程以及需要使用的脚本。