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Internet的迅速发展，对网络交换技术提出了越来越高的要求。下一代网络交换的核心技术就是高性能的网络交换设备，优良的性能主要表现在具有较大的交换容量、可扩展的端口数、较高的吞吐率以及较小的延迟时间。目前，尽管交换机和调度器都有成功开发的集成电路芯片，但大多都由国外厂商研制开发，其核心技术和知识产权也掌握在国外开发商的手中。而且受到半导体制造工艺的限制，单个芯片的交换容量、端口数受到一定制约，多端口、大规模的交换和调度芯片实现起来比较困难。因此，有必要在调度算法和网络交换结构方面作进一步研究，寻求一种高速可扩展的网络交换结构以适应下一代网络发展的需要。
在国家自然科学基金资助下，一种公平可扩展网络交换调度结构FSSA(Fair ScalableScheduling Architecture)被提了出来。其结构特点是由若干片容量较小的调度器环形连接，各个子调度器在中心控制器和AOP(Available output Port)信号的控制下按照管线方式工作，最终实现一个端口和容量都可扩展的调度器，且调度具有公平性。在实际应用中，FSSA可根据需要配制不同的容量和端口数，具有速度高、规模可扩展的特点，可以从根本上解决单个调度器容量和端口受限的问题。
本文在对FSSA的性能进行进一步分析和研究的基础上，针对该结构在流量低时延迟偏大的问题，从提高调度的公平性的角度出发，提出了一种改进的FSSA。其基本思想是：均衡各调度时隙间子调度器的优先级，提高调度算法的效率，减低延迟。仿真结果表明，低流量时，改进后的FSSA的延迟性优于改进前，达到了预期的效果。
本文还进行了基于FSSA的64×64调度器的硬件电路的设计与实现，该硬件电路由四片Xilinx Vertex系统的FPGA实现，每个FPGA分别完成一个16×64的子调动器功能。首先用Verilog HDL设计实现了子调度器的端口模块，该模块负责判决器模块和线卡模块的接口，功能可分为接收和发送两个方向。在接收方向，接收来自线卡的16路串行数据，并根据需要将串行数据转换为并行数据，在提取了调度所需的相关信息后生成请求信号，然后将其送给判决器模块进行仲裁和调度。在发送方向，接收来自判决器的8位调度结果，将其转换为串行信号后输出给线卡。仿真结果表明所设计的端口模块功能正确。
接着进行了调度器硬件电路的电源电路及FPGA电路的设计工作。分别采用TPS546lO和TPs51020设计实现了Xilinx Vertex Ⅱ和Vertex-4 FPGA的电源电路并调试通过。同时还完成了FPGA电路的原理图和PCB设计工作。