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随着深亚微米(DSM)技术的不断发展，尤其是正在兴起的系统芯片(SOC)，因其电路规模空前的复杂和庞大，这给芯片的测试工作带来了极大的挑战。这种挑战不仅是来自于测试本身的难度，更重要的是SOC芯片在测试过程中因内部电路过多的跳变所带来的功耗远远大于芯片正常工作模式下的功耗，这会影响芯片的可靠性和成品率，同时还将带来封装上的困难和昂贵的成本，这必须考虑到芯片测试过程中的功耗问题。本文着重于低功耗DFT设计研究，提出了基于扫描的MP-MSC(Multi-phase Multi-scan Chains)结构的低功耗DFT技术，分别从测试激励和MP-MSC结构测试框架层面来分别去降低测试过程的功耗。
测试激励层面降低功耗的方法宗旨是保证故障覆盖率的情况下去减少测试激励数。具体的做法是使用ATPG工具对设计生成测试图形，然后使用模拟退火算法来处理得到的测试图形，检测测试激励中冗余的矢量，并将冗余测试矢量过滤掉，最后将处理后的测试激励按照符合本文MP-MSC结构测试框架的顺序排列后加入到电路中进行测试。实验结果表明该方案按照这种方法可以一定程度上减少测试过程中的总功耗与平均功耗，而且不带来任何的额外影响。
MP-MSC结构测试框架上降低功耗的方法，宗旨是保证故障覆盖率和系统性能的情况下，以占有极少的面积开销来降低测试过程中的峰值功耗与平均功耗。它主要是通过多个相位不同的时钟去分别控制不同的扫描链进行测试，保证测试进行的连续性，但却避免了测试的并发性，大大降低了测试过程中的峰值功耗和平均功耗。本文在对该结构进行设计时，从硬件开销、系统性能等多个方面分析，确定了最佳设计方案，最后通过实验表明：MP-MSC测试结构不仅具有不影响故障覆盖率、系统性能和面积开销少的特点，大大降低了测试过程中的峰值功耗与平均功耗，而且还具有很好的通用性。
本文所提出的基于扫描的MP-MSC低功耗DFT技术，通过在SMIC0.18工艺下的实例SOC芯片中应用和ITC02国际标准电路中的实验，分别证明了它不仅具有降低测试功耗的效果，而且具有很好的通用性。