【摘 要】
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随着网络通信技术的进步,以太网技术也得以蓬勃发展,已经在局域网、城域网、广域网等方面获得了广泛应用。从上世纪80年代的10Mbps以太网技术到如今光纤以太网技术,在短短几十年时间,以太网技术的发展十分迅速,这都得益于以太网相关芯片设计技术和工艺水平的进步。为适应以太网技术快速发展,以太网物理层芯片新的种类不断涌现,在性能方面要求也越来越高。锁相环电路是以太网物理层芯片的重要组成部分,一个性能好的锁
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随着网络通信技术的进步,以太网技术也得以蓬勃发展,已经在局域网、城域网、广域网等方面获得了广泛应用。从上世纪80年代的10Mbps以太网技术到如今光纤以太网技术,在短短几十年时间,以太网技术的发展十分迅速,这都得益于以太网相关芯片设计技术和工艺水平的进步。为适应以太网技术快速发展,以太网物理层芯片新的种类不断涌现,在性能方面要求也越来越高。锁相环电路是以太网物理层芯片的重要组成部分,一个性能好的锁相环对整个以太网芯片至关重要,其输出时钟的好坏很大程度上决定了以太网芯片性能,因此人们对以太网物理层芯片锁相环电路设计提出了更高要求,但随着CMOS工艺的不断缩小以及多元化市场需求,设计一款高性能锁相环电路,成为以太网芯片电路设计中的趋势与挑战。本文以基于以太网物理层芯片的锁相环电路设计为中心,针对以太网物理层芯片电路在数据进行高速传输时易被内部噪声干扰这一特点,设计了一款具有低相位噪声的电荷泵锁相环电路。本文所设计的电荷泵锁相环电路,主要包括PFD、CP、LPF、VCO、DIV等模块,在进行该电路设计时,通过对传统电荷泵锁相环电路的深入研究,解决了在电路模块设计时遇到的PFD盲区死区以及CP失配等问题;通过分析研究电荷泵锁相环电路的稳定性条件与电荷泵锁相环电路噪声传递机制及其降低噪声的方法,最终设计出了一款适用于以太网物理层收发器芯片的低噪声电荷泵锁相环电路。其中,锁相环的VCO电路为3级反相器组成的差分电流匮乏环形振荡器结构,该VCO电路结构不仅简单,而且它具有自身噪声小的特点以及有良好抗噪声性能。在以太网芯片电路中,该锁相环和基于PI结构电路组合能很好的实现时钟恢复。本设计从锁相环工作原理入手,理论结合实验仿真,采用对锁相环电路结构改进和优化参数的方法,达到了降低电路输出噪声的目的。本次设计的这款锁相环相对于传统以太网芯片中锁相环电路,实现了更低的相位噪声输出。基于SMIC 0.18?m CMOS工艺,在电源电压为1.8V、温度为27℃、输入参考时钟频率为25MHz方波的情况下,对设计出的PLL电路进行仿真,仿真结果显示,当锁相环电路锁定时,振荡器输出时钟频率为250MHz的时钟信号,该环路锁定时间约为2.06?s,输出相位噪声为-110d Bc/Hz@1MHz,其RMS抖动为28.4ps,环路的相位裕度为55?。
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