系统芯片核联合测试优化技术

• 作 者: 郭雪影
• 机 构: 合肥工业大学
• 出 处: 合肥工业大学
• 发表日期: 2011年期
• 关键词: 集成电路 系统芯片 层次芯核 联合测试 优化技术

随着集成电路设计技术及制造工艺的不断发展,集成电路已经进入了系统芯片(System on Chip,SoC)时代。然而随着SoC集成的芯核数目的增多,芯核结构复杂性的提高,测试数据量的膨胀等,为SoC的测试带来更大的挑战。测试是芯片产品规模化生产的重要环节,其目标是检测芯片在制造过程中引起的电路故障。VLSI测试方法主要有基于ATE的外部测试、内建自测试(Built-InSelf-Test,BIST)和基于测试资源划分(Test Resource Partition,TRP)的优化测试。目前,基于嵌入式芯核的SoC测试技术已经成为学术界研究热点。本学位论文在综述SoC测试理论及关键技术基础的前提下,重点针对SoC多芯核联合测试和SoC芯核层次化并行测试,开展创新的技术研究。　　
平衡划分芯核测试链可以降低芯核测试应用时间,论文针对测试访问机制(TAM)约束的硬核测试链划分问题,应用最佳适应递减算法BFD,可以生成更加平衡的芯核测试链。论文以最小化SoC测试应用时间为目标,构建了一种可重配置的多芯核串行联合扫描测试结构,实现多个芯核测试向量的联合扫描。实验将建议方案结合BFD算法应用于典型ITC’02 SoC测试基准电路,结果表明,与现有的芯核独立测试相比,有效降低SoC测试应用时间。　　
为了解决层次化芯核的并行测试问题,论文通过扩展标准测试盒结构,给出一种新的子核测试盒结构,该结构与两个测试访问机制(TAM)相连接的:1)子核的测试访问机制(TAM),为子核传递测试激励:2)父核的测试访问机制(TAM),为父核传递的测试激励。应用这种测试盒单元,通过芯核internal和external模式,父核和子核的的测试数据能够同时被扫描。实验将建议的结构应用于ITC’02基准电路,实验结果表明,该结构有效实现了层次化芯核中父核和子核的并行测试问题,并且在芯核并行测试条件下父核的测试时间相对芯核独立测试条件下父核的测试时间增加的很少。