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随着低密度奇偶校验码(Low Density Parity Check Code，LDPC)被重新发掘出它具有非常好的误码率性能以及编译码较简单的潜能之后，已经成为继Turbo码之后另一种纠错编码的关注重点。论文对LDPC码的设计、编译码算法的理论研究后，以LDPC码译码器的FPGA的实现为主要目标，并完成译码器在数字通信系统模型中的测试。
本文在完成对LDPC码的研究背景和构造、编译码原理和算法的理论研究之后，首先对译码算法进行论证选择设计的译码算法----和积算法。其次根据背景和理论基础对本设计使用的迭代次数和量化方法对硬件实现难度、资源和译码速度和译码器的误码率性能进行探讨和软件仿真，以帮助采用恰当的迭代次数和量化方法。再次采用自上而下的设计方法完成顶层模块的设计和各个子模块的功能划分，并用Verilog HDL语言完成的译码器的电路描述设计。在开发软件QuartusⅡ对设计输入文件完成编译、布线和综合之后对其完成时序仿真之后，完成用FPGA实现LDPC码器的译码功能设计。最后根据论文的研究背景构建简单的测试通信系统模型，并根据编码理论完成编码的Verilog HDL语言的描述设计以实现测试时所需要的LDPC编码需求。然后根据高斯白噪声和伪随机特性用Verilog HDL语言完成量化和加扰设计以实现测试系统的量化和加扰要求，最后验证译码器在测试系统中的功能。