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高速串行链路是现代通信的核心技术，其收发机的同步时钟由锁相环提供。随着数据传输速率越来越高，现代通信对误码率提出了更高的要求，也对锁相环的电路设计提出了严峻的挑战。与传统模拟锁相环和电荷泵锁相环相比，全数字锁相环拥有更快的工作速度、更小的面积和更低的成本，它同时避免了模拟电路的非理想效应，对外界环境变化的免疫度更高，与当前最先进的CMOS工艺相兼容。基于以上优势，全数字锁相环成为近年来工业界和学术界的研究热点。 本文设计的全数字锁相环包含三条反馈环路——PVT校准环路、频率捕捉环路（粗调环路）和相位追踪环路（精调环路）。PVT校准环路通过频率搜索补偿外界环境变化引起的频率漂移;粗调环路拥有较大的环路带宽，在保证稳定的基础上尽量加快频率捕捉的速度;精调环路在锁相环稳定后仍正常工作，环路带宽较小，以低抖动为主要设计目标。全数字锁相环包括LC数控振荡器、频率搜索模块、数字滤波器、数字鉴频鉴相器和分频器等。 LC数控振荡器主要由电感电容谐振回路、差分耦合放大器和电流偏置电路组成。电感采用片上三端差分电感;电容阵列的核心是MOM电容，辅之以三阶数字∑-△调制，这种电路结构设计简单、调频精度高、线性度好;电流偏置电路由电阻阵列构成，输出相噪低、面积小;PMOS和NMOS管组成的差分耦合放大器增加了“负阻”，在保证起振的前提下降低了功耗。 频率搜索模块主要用于PVT校准过程，有八个工作状态，包括有限状态机和高速运算器。有限状态机是频率搜索的“大脑”，控制状态转换;高速运算器主要完成频率计算和比较。粗调滤波器采用传统一阶数字滤波器结构;精调滤波器采用新型低延时的一阶数字滤波器结构，以降低输出抖动。 数字鉴频鉴相器和分频器采用全定制设计。完整的数字鉴频鉴相器由传统的数字鉴频鉴相器、超前数字鉴相器和滞后数字鉴相器组成;分频器包括预分频器和普通分频器，预分频器的工作频率很高，内部电路采用TSPC结构。 全数字锁相环采用SMIC65nm工艺，输入参考频率168.75MHz，输出为两相5.4GHz时钟信号，调频范围450MHz、调频精度1.5MHz，粗调/精调环路带宽分别为5.04MHz/1.09MHz，锁定时间小于8us。稳定后，数控振荡器的输出相位噪声为-114.4dBc/Hz@1MHz，锁相环的单端输出摆幅为980mV、功耗7.84mW、输出均方根抖动小于7ps。