【摘 要】
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高性能数字乘法器是现代中央处理器和数字信号处理器中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在.过去的十年中,研究者扩展了Booth编码算法的空间,以传
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高性能数字乘法器是现代中央处理器和数字信号处理器中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在.过去的十年中,研究者扩展了Booth编码算法的空间,以传输管逻辑、多路选择器和动态技术为基础的各种电路实现方法持续刷新着高性能乘法器的实现记录.与此同时,与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累.但不断提高的高性能运算需求使得高性能乘法器的设计和实现仍然是当前的热门话题.该文在全面研究乘法器Booth编码算法,乘法器部分积压缩拓扑结构和高速求和等数字乘法器算法的基础上,分析比较了数字乘法器各部分CMOS超大规模集成电路的实现方法,并实现了一个高性能的64位并行乘法器,基于特征向量和大量随机测试的验证方法保证了设计的逻辑正确.该文主要贡献包括:(1)基于中芯国际0.18μm 1.8V数字CMOS工艺,和传输门逻辑双轨多路选择器,以定制技术设计和实现了一个高性能的64位并行乘法器.其晶体管数为119520个,版图面积1.02×1.02mm<2>,版图实现后仿真结果显示该文实现的乘法器延时为2.82ns.(2)提出了一种新的Booth解码算法和部分积选择方法.该方法基于符号选择技术,将Booth解码和部分积选择并行起来,同时获得了符号选择技术带来的硬件资源的节省和并行技术的高速度.与具有代表性的Inoue的乘法器相比,该文提出的方法关键路径晶体管延时降低25﹪;与最近的Cho的乘法器相比,能节省33﹪的硬件资源.(3)提出了非对称驱动技术和压缩提前技术,并用于64位乘法器的设计,节省了一级树型压缩的时间;(4)基于进位选择前缀加法器技术,设计和实现了一种分段高速加法器,为最后一级127位加法节省低29位的进位传播时间;(5)提出了补偿常数和冗余项合并技术,进一步减少了冗余Booth 3部分积数量.该文还全面分析了小加法器对部分积数量的影响和冗余Booth 3性能.
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