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随着现代无线通讯的发展，设计系统芯片(System-on-Chip)中的集成射频收发机成为进一步降低成本的重要途径。锁相环频率合成器作为提供频率基准的一个重要模块，其性能对于整个收发系统的性能有重大影响；另一方面，将射频电路与基带处理电路用CMOS工艺集成在同一块芯片上对于频率合成器的性能提出了更高的要求，因此研究如何设计高性能CMOS锁相环频率合成器具有重要意义。
在集成频率合成器的设计过程中如何降低输出信号的相位噪声是一个很大的难点，原因在于片上器件由于各种寄生效应和体积尺寸的限制，本身的噪声性能并不理想。迄今为止，如何用低品质因子的器件来实现低噪声的频率合成器依然是对设计人员的一大挑战。
本论文以此问题为出发点，首先从系统角度分析了不同射频收发机结构对本地频率振荡源的要求，通过比较得出在系统结构上采用宽带中频二次变频结构与锁相环型频率合成器是集成收发机实现的最佳选择。并由此深入研究了锁相环型频率合成器的设计技术，在保证稳定性的前提下采用大带宽环路对振荡器的噪声进行抑制，优化输出相位噪声；接着在子模块设计中采用各种降低相位噪声和寄生噪声的电路技术，重点对交叉耦合电流控制型延迟单元结构和高速分频器进行改进，完成了一个高频、低相位噪声、线性度良好的压控振荡器设计和与之匹配的宽带电荷泵型锁相环电路实现，并结合后仿真结果对相关物理设计技术进行了分析总结。
整个设计采用中芯国际0.35μm混合信号工艺实现，压控振荡器的版图面积为131×30.8μm2，SpectreRF相位噪声仿真结果为-110dBc/Hz@500kHz，输出频率范围为450MHz～1.15GHz。通过参数提取后的Hspice环路仿真表明，在加电源电压干扰的三种不同工艺条件下，锁定时间Tlock＜8μs，平均输出均方根抖动为6ps。