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功率MOSFET器件在功率电子系统中扮演着核心角色。传统功率MOSFET器件损耗较大，影响系统整体效率。20世纪90年代以来，随着超结（Super-Junction，简称SJ）功率MOSFET 理论和产品的相继问世，高压功率 MOSFET 的导通损耗得以大幅改善。然而，由于理论和工艺的限制，超结功率 MOSFET 在中、低电压区间内性能不具有优势。屏蔽栅结构的出现，为中、低电压功率MOSFET器件性能的改善带来了契机，该结构具有低导通电阻、快开关速度、大安全工作区及小型化封装等优势，在绿色家电、节能系统中拥有广阔的市场前景。
然而，目前屏蔽栅功率 MOSFET 器件设计仍然存在以下难点：（1）常规终端设计方法不足以保证终端在垂直条形元胞方向和拐角处同时具有优异的耐压性能；（2）由于屏蔽栅结构的源极多晶硅会引入额外的漏源电容，进而导致器件输出损耗增大；（3）关断过程中源极多晶硅延器件条胞方向存在阶梯电势分布，使得器件在大电流、高电压的非钳位感性开关（Unclamped Inductive Switch，简称UIS）过程中存在失效薄弱点等。本文将基于电荷平衡理论，针对屏蔽栅功率 MOSFET 器件的电学性能，从三维终端设计、漏源电容优化的角度加以改善；针对屏蔽栅功率MOSFET的UIS可靠性，从分析器件的UIS失效机理出发，提出增加源极多晶硅接触孔密度的方法，消除器件UIS失效薄弱点，同时在版图布局方面强化改进效果；最终，将完成低损耗、高可靠性屏蔽栅功率MOSFET器件的样品制备。本文的主要创新工作如下：
1. 研究并制备上下结构的40 V屏蔽栅功率MOSFET。器件击穿电压为44.7 V，导通电阻为1.7 mΩ；在此基础上，为降低器件漏源电容，创新提出了一种NPN三明治源极多晶硅结构，仿真结果显示，器件漏源电容降低51%。
2. 研究并制备左右结构的120 V屏蔽栅功率MOSFET。采用三维技术设计器件终端结构，有效地控制器件击穿点位于元胞区内。器件击穿电压达到 125.4 V，导通电阻为3.8 mΩ。此外，提出并采用NPN源极多晶硅结构，仿真结果显示，器件漏源电容降低64%。
3. 揭示了屏蔽栅功率MOSFET在UIS冲击过程中的失效机理：器件源极多晶硅沿条状元胞方向存在电势阶梯分布现象，该电势分布破坏了器件局部的电荷平衡，进而导致电流集中并最终损毁器件。在此基础上，提出了增大源极多晶硅接触孔密度的方法来提高器件的UIS鲁棒性。测试结果表明，该方法可以使100 V屏蔽栅功率MOSFET器 件的雪崩耐量由729 mJ提高至1482 mJ，同时保持其他电学特性基本不变。
然而，目前屏蔽栅功率 MOSFET 器件设计仍然存在以下难点：（1）常规终端设计方法不足以保证终端在垂直条形元胞方向和拐角处同时具有优异的耐压性能；（2）由于屏蔽栅结构的源极多晶硅会引入额外的漏源电容，进而导致器件输出损耗增大；（3）关断过程中源极多晶硅延器件条胞方向存在阶梯电势分布，使得器件在大电流、高电压的非钳位感性开关（Unclamped Inductive Switch，简称UIS）过程中存在失效薄弱点等。本文将基于电荷平衡理论，针对屏蔽栅功率 MOSFET 器件的电学性能，从三维终端设计、漏源电容优化的角度加以改善；针对屏蔽栅功率MOSFET的UIS可靠性，从分析器件的UIS失效机理出发，提出增加源极多晶硅接触孔密度的方法，消除器件UIS失效薄弱点，同时在版图布局方面强化改进效果；最终，将完成低损耗、高可靠性屏蔽栅功率MOSFET器件的样品制备。本文的主要创新工作如下：
1. 研究并制备上下结构的40 V屏蔽栅功率MOSFET。器件击穿电压为44.7 V，导通电阻为1.7 mΩ；在此基础上，为降低器件漏源电容，创新提出了一种NPN三明治源极多晶硅结构，仿真结果显示，器件漏源电容降低51%。
2. 研究并制备左右结构的120 V屏蔽栅功率MOSFET。采用三维技术设计器件终端结构，有效地控制器件击穿点位于元胞区内。器件击穿电压达到 125.4 V，导通电阻为3.8 mΩ。此外，提出并采用NPN源极多晶硅结构，仿真结果显示，器件漏源电容降低64%。
3. 揭示了屏蔽栅功率MOSFET在UIS冲击过程中的失效机理：器件源极多晶硅沿条状元胞方向存在电势阶梯分布现象，该电势分布破坏了器件局部的电荷平衡，进而导致电流集中并最终损毁器件。在此基础上，提出了增大源极多晶硅接触孔密度的方法来提高器件的UIS鲁棒性。测试结果表明，该方法可以使100 V屏蔽栅功率MOSFET器 件的雪崩耐量由729 mJ提高至1482 mJ，同时保持其他电学特性基本不变。