【摘 要】
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在现代超大规模集成电路中,每个芯片中都包含上百万个晶体管和互连线,其中任何缺陷都可能导致整个芯片设计失败.在后端物理设计中,要经历综合、布图规划、布局、布线等步骤,
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在现代超大规模集成电路中,每个芯片中都包含上百万个晶体管和互连线,其中任何缺陷都可能导致整个芯片设计失败.在后端物理设计中,要经历综合、布图规划、布局、布线等步骤,即使在前端逻辑代码功能正确的前提下,这些步骤中也可能会造成设计的非正常变化而导致错误.为了尽早的发现问题,用最小的代价修复错误,必须在物理设计中的每一步完成之后都进行验证.为了在物理设计中进行快速全面的验证,现代的验证方法是将电路时序验证与逻辑功能验证分离,使用静态时序分析进行时序验证,使用形式验证进行逻辑验证. 曙光5000ASIC是曙光5000高性能计算机中的关键部件,包含两款芯片:chipset与switch,分别采用0.18μn和0.13μm工艺进行设计.在对设计进行静态时序分析时,需要对电路中的DDR源同步接口进行约束分析,需要对并行数据通路的数据到达时间进行同步分析;在0.13μm工艺下,互连线间的串扰影响已经很大,也需要对设计的信号完整性进行检查修复.在形式验证过程中,需要熟悉电路的功能,对设计的比较提供有效的设置.
本文详细介绍了物理设计验证的流程,结合chipset的具体实例,给出了静态时序分析与形式验证的具体分析结果;对DDR接口的约束问题,信号完整性问题的验证方法进行了阐述;结合设计工具,给出了静态时序分析的ECO流程;并对互连线寄生参数提取的流程进行了改进分析.最后,结合层次化设计的思想,对层次化的物理设计验证方案进行了展望.
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