高速高精度Pipelined-SAR ADC的研究与设计

• 作 者: 饶晨光
• 出 处: 合肥工业大学
• 发表日期: 2004年期
• 关键词: Pipelined-SAR ADC 运算放大器 动态放大器 g_m/I_d方法 校准

随着物联网时代的到来以及5G通信技术的发展,对高速高精度模数转换器(ADC)提出了更高的性能要求。传统的流水线ADC虽然能够实现高速高精度,但需要多个级间余量放大器,导致其功耗大。逐次逼近寄存器型ADC具备高能效优势,但它的速度受限于多周期量化,精度受限于比较器热噪声以及电容失配。一种混合架构即流水线逐次逼近型(Pipelined-SAR)ADC结合了两者的优势,从而能够在实现高速高精度的同时实现高能效,成为近年来该领域的研究热点。本文以14位100 MS/s Pipelined-SAR ADC为研究对象,研究了高速高精度Pipelined-SAR ADC中的关键技术和设计方法。首先对Pipelined-SAR ADC的工作原理进行研究,并分析它的各种非理想因素。在此基础上,针对14位100 MS/s性能要求,确定了两种基于不同余量放大器的具体结构,一种是基于闭环运算放大器的结构,另一种是基于开环动态放大器的结构。前者增益误差小,但是功耗大;后者则是功耗小,但是增益误差大。在余量放大器设计中,本文针对先进工艺下高性能运放难以设计的问题,采用了基于g_m/I_d查找表的方法设计了运放并对其功耗进行优化,实现了在多维指标约束下高性能运放的最优化设计,然后对动态放大器也进行了详细分析与设计。除此之外,本文对Pipelined-SAR ADC中其他关键模块进行了研究与设计,包括电容DAC,动态比较器,异步逻辑电路等。针对ADC中存在的失调误差和级间增益误差,采用了一种基于模拟方法的校准电路,其特点是硬件开销小,能够实现对这两种误差的联合校准。此外,还研究了一种基于抖动的数字校准方法来解决第一级电容失配误差以及级间增益误差。本文基于SMIC 55 nm CMOS工艺,对两种基于不同余量放大器结构的pipelined-SAR ADC进行了电路设计,并利用Cadence的Spectre软件对电路进行了仿真验证。仿真结果表明,基于g_m/I_d方法设计的闭环运放在满足开环直流增益92 d B、闭环增益16、闭环负3 d B带宽180 MHz、总输出积分噪声等性能要求下的功耗为1.44 m W。当采样频率为100 MS/s,输入信号频率为49.78MHz时,基于闭环运放的ADC的ENOB达到12.3 bit,满足性能要求。基于开环动态放大器的ADC,经过模拟前台校准后的SNDR由67.83 d B提高到76.08 d B,SFDR由79.17 d B提高到90.92 d B,ENOB由10.97 bit提高到12.34 bit。其中关键电路的总功耗仅为264.3 u W,满足高速高精度Pipelined-SAR ADC的高能效要求。