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随着集成电路制造工艺水平的不断提高，使得0.18um及更小尺寸的设计成为可能，单位面积芯片上所能容纳或集成的晶体管数目越来越多，这时人们设计集成电时不仅要考虑传统VLSI设计中的时序、面积问题，更重要的是要在信号完整性方面做很多工作。在高速、小尺寸和低电压的情况下，系统对稳定性的要求更加苛刻，在设计实现过程中若忽略了信号完整性，就有可能导致流片失败或难以达到性能指标，从而使得整个设计的成本大幅度增加。信号完整性内容包括串扰，IR_Drop，电迁移，天线效应等问题，在深亚微米集成电路设计阶段，如何保证信号完整性方面不出现问题是设计工程师所面临的巨大挑战。
本文首先介绍了在深亚微米集成电路设计中所表现出来的信号完整性问题，对信号完整性的内容及起因进行了深入的分析，鉴于目前大多数数字电路设计都是采用半定制，文中对半定制工具中的采用的互连延时模型进行了介绍，并以此为理论依据针对本文所设计的全定制模块提出了一套深亚微米集成电路全定制版图设计信号完整性问题的解决方案。对于全定制设计而言，分析信号完整性问题在国内还处于起步阶段，所能用到的工具也相对缺乏，目前专门用于解决全定制版图设计信号完整性问题的工具还没有，如何利用现有的EDA工具准确的分析和解决信号完整性问题是本文的创新之处。采用此方案的全定制模块用在一通用CPU中流片成功，这说明本文提出的这套方案是切实可行的，这套解决方案对于当前深亚微米以及甚深亚微米基于全定制模块的数字电路设计有着重大的意义。同时，也有利于指导我们下一步时钟频率更高的全定制模块的信号完整性分析。