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随着亚微米、超深亚微米技术的发展，超大规模集成电路(very large scaleintegrated circuit—VLSI)和系统集成(system on chip—SOC)技术的日益成熟，芯片的集成密度越来越高、规模越来越大、工作速度也越来越快，这使得作为芯片重要组成部分的片内时钟的质量更为重要。因为无条件稳定的延迟锁相环(delay locked loop—DLL)具有“零延迟”、低噪声，低抖动(iitter)以及易于设计的特点，适合应用于大规模高速芯片的时钟同步。近年来，以延迟锁相环作为时钟分布的技术已经广泛应用于现场可编程门阵列(field programmable gatearray-FPGA)、微处理器(micro processor)等芯片中。
本文从延迟锁相环的基本原理出发，分析了影响延迟锁相环抖动大小的主要因素，根据分析结果给出了减小抖动的方法。在此基础上，使用动态鉴频鉴相器和具有正反馈的电荷泵，设计和实现了一个低偏移、低抖动的延迟锁相环，为了克服延迟锁相环中由单端延迟单元组成的压控延迟线易受到电源波动影响的问题，本文还设计了集成的低压差线性稳压器(10w dropout regulator—LDO)为整个压控延迟锁相环提供稳定的电压。使用HSPICE对该延迟锁相环进行了仿真实验，用MATLAB对其抖动进行了计算，给出了仿真结果。最后根据版图设计规则对该延迟锁相环进行了版图设计。
仿真结果表明，所设计的延迟锁相环电路具有静态相位差(static phase error)小、抖动小等优点，在100MHZ时的静态相位差约为5ps，cycle iitter约为10ps，该延迟锁相环电路可应用于大规模高速集成芯片中进行时钟同步，为芯片提供小偏移，低抖动，多相位的时钟信号。