应用于高速数据通信的锁相环频率综合器研究

• 作 者: 刘少龙
• 机 构: 北京大学
• 出 处: 北京大学
• 发表日期: 2012年期
• 关键词: 锁相环 高速数据通信 频率综合器 射频电路 相位噪声 环形振荡器

几乎所有的现代电子、通信系统都需要稳定的周期信号—时钟来提供基本的时序基础。周期时钟信号的产生由于受制造工艺及复杂的应用环境等因素的限制成为高速通信系统亟待解决的问题。而这些时钟信号通常由频率综合技术产生。其中,锁相环频率综合器因其特有的优越性能诸如大输出时钟频率范围,高输出时钟稳定性等而得到广泛的应用,使其成为模拟、混合信号及射频电路的研究热点。本文研究锁相环频率综合器的工作原理,建模技术,噪声性能。从功耗、面积、多相位及频率范围等角度出发,研究和实现低成本高性能频率综合器的完整设计。　　首先,从锁相技术的基本理论出发,研究和分析锁相环的控制系统模型。在此模型的基础上讨论其中重要的参数设计,推导和分析控制系统参数对环路性能的影响。推导锁相环系统中各噪声对相位噪声的传递函数,确立指导锁相环电路的设计理论依据。　　其次,对其中的关键模块环形压孔控振荡器(VCO)进行研究。对现有的环形振荡器噪声模型和典型结构进行总结分析。针对高频应用,结合工艺,温度等特点,完成两级环形振荡器的设计。完成满足设计指标的兼容多标准高速通信的锁相环频率合成器IP设计。主要研究大输出频率范围下,锁相环系统的稳定,低噪声,低功耗和低成本优化的分析和相关技术。　　最后,基于锁相环频率合成器的理论,结合设计和计算,对锁相环进行了行为建模对其动态特性和噪声性能评估和分析。其中噪声模型是根据模块电路的噪声方针结果结合统计理论提出时域模型,再到行为建模与仿真,到噪声性能的评估与预测,最后到电路的设计反馈与改进。该流程旨在规范锁相环频率综合器的设计过程,增加系统的可预测性,减少设计周期和设计迭代。