64位RISC CPU的cache设计

• 作 者: 刘艳艳
• 机 构: 天津大学
• 出 处: 天津大学
• 发表日期: 2002年期
• 关键词: RISC 流水线 指令cache 数据cache write buffer Verilog

该文主要介绍了国内第一枚64位RISC CPU--VEGA的cache特性及设计.首先介绍了RISC CPU的主要特点,与CISC架构不同的是RISC架构采用的是使用率较高的指令,而且所有指令长度一致,这样非常有利于软件硬件同时发展,因而RISC架构应用越来越广泛.为了提高运行速度,RISC架构主要采用了两种方法：流水线及快速缓存（cache）.五级流水线使得每条指令的平均执行周期缩短至一至两个周期,而cache的存在减少了内存的存取频率,补充了内存存取速度慢的不足,进而提高运行速度.作者参与开发的cache采用哈佛结构--两个分离的片内cache：指令cache和数据cache,在cache与内存之间还有write buffer用于两者之间数据缓存,以保证cache与主内存之间内容的一直性.指令cache大小为16Kbytes,数据cache大小为8Kbytes,两者都是直接映射,由虚拟地址索引,物理地址与cache tag相比较来确定cache line的hit/miss情况;Write buffer为一“FIFO”结构.整个cache设计我们采用Verilog HDL实现,并应用EDA工具进行了综合与验证,这是一个循环往复的过程.目前该模块已经顺利通过验证,我们期待着我们的CPU产品--VEGA的面市.