论文部分内容阅读
在集成电路制造过程中，静电放电是众多可靠性问题中最重要的一项。随着集成电路尺寸的日益缩小和工作频率的快速增加，对于射频集成电路的静电放电保护设计是CMOS工艺下射频集成电路应用的关键性问题。射频集成电路的每个I/O端都需要ESD保护电路。然而，ESD保护电路所带来的寄生效应，将会对宽频段射频集成电路的阻抗匹配、噪声指数和功率增益三方面的射频性能有负面影响。随着射频电路工作频率的增加，由ESD保护电路所引起的射频性能下降将更明显。因此，射频前端电路和ESD保护电路需要整合设计以同时提高射频性能和ESD耐受度。
本文讨论了射频ESD保护设计中的新挑战，ESD保护电路对射频核心电路的影响，衡量射频ESD设计的方法，列举和讨论了CMOS工艺下射频电路的ESD防护架构。重点研究了等面积分布式静电放电（ES-DESD）并在此基础上改进得到的递减面积分布式静电放电（DS-DESD）防护架构。ES-DESD防护架构是指将ESD防护元件分成几个等面积的单元安置在信号输入端到内部电路端之间，DS-DESD则是将ESD防护器件分成面积不同的各部分，从信号端到核心电路按递减尺寸安置。在分布式放大器（DA）上应用这两种分布式ESD保护电路，在TSMC0．18μm RF工艺条件下使用ADS（Advanced Design System）进行特性仿真。仿真结果证明：配置这两种新型ESD保护架构，可以成功地在宽带射频放大器中整合设计射频性能和ESD耐受度。