【摘 要】
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本文完成了一个适用于DC-DC数字电源管理芯片,10比特3.3伏50兆赫兹采样频率的流水线模数转换器的设计和芯片实现,并对其主要性能进行了测试。该模数转换器采用每级1.5位结构
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本文完成了一个适用于DC-DC数字电源管理芯片,10比特3.3伏50兆赫兹采样频率的流水线模数转换器的设计和芯片实现,并对其主要性能进行了测试。该模数转换器采用每级1.5位结构实现模数转换功能。其主要特色如下:改进的栅压自举采样开关对采样保持过程中线性度的提高;高增益、大带宽的套筒式增益自举运放对采样保持过程中建立时间和采样精度的改善;动态比较器在高速采样时钟下较小的失调可以提高各级模数转换时的精度,并降低静态功耗;同时在版图绘制时,布局和匹配等细节优化了偏置电路和两相非交叠时钟产生电路的误差。该模数转换器芯片采用Chartered的0.35μm,3.3 V,4M2P的CMOS混合信号工艺实现,有效面积为2.2×0.8 mm~2,总消耗电流38 mA。芯片在现有的测试条件下,50MHz采样频率时的信噪失真比(SINAD)为38.9 dB@2.4 MHz。16 MHz采样频率时的SINAD为50.4dB@2.4 MHz。
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