【摘 要】
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随着半导体技术的不断发展,越来越多的功能部件被集成到单个芯片之上,也就是所谓的系统芯片。在这种结构和功能越来越复杂的系统芯片当中,往往存在着大量跨时钟域路径,这些路
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随着半导体技术的不断发展,越来越多的功能部件被集成到单个芯片之上,也就是所谓的系统芯片。在这种结构和功能越来越复杂的系统芯片当中,往往存在着大量跨时钟域路径,这些路径影响着芯片在测试模式下的运行。因此,如何有效的处理跨时钟域路径对芯片测试所造成的影响,并且提高芯片的可测性和测试效率,成为了当今系统芯片设计领域中重要的研究课题。
本文以北大众志PKUnity-3(65)系统芯片顶层设计为对象,研究针对跨时钟域路径的可测性设计和测试方法,提出了适合于解决跨时钟域路径测试问题的可测性设计方法,同时改进了传统的多时钟域串联俘获测试方法和分组测试方法,并将它们结合起来得到了改进的混合测试方法,从而达到了更好的测试结果。
本文的可测性设计和测试方法避免了跨时钟域路径对测试模式所造成的时序影响,保证了跨时钟域路径上的故障能够被测试到。另外,通过增加不同时钟域测试的并行度,减少了测试时间。实验结果表明,在保持测试覆盖率基本不变的情况下,单独运用改进后的多时钟域串联俘获测试方法和分组测试方法所产生的测试向量数目,相比于改进前的对照方法分别减少了23.7％和26.0%,而运用改进后的混合测试方法所产生的测试向量数目相比于改进前的对照方法减少了13.2%。另外,论文方法能够很方便的集成到了现有设计流程之中,实现自动化处理。
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