【摘 要】
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该论文基于所在实验室先前的研究基础及国际上的发展动态,开展建立在标准CMOS数字制作工艺基础上的新型CMOS嵌入式高速、高精度折叠ADC的研究.论文的主要创新成果如下:1、分
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该论文基于所在实验室先前的研究基础及国际上的发展动态,开展建立在标准CMOS数字制作工艺基础上的新型CMOS嵌入式高速、高精度折叠ADC的研究.论文的主要创新成果如下:1、分析表明:CMOS折叠电路的精度主要受限于折叠预放失调.该文提出了一种创新的动态匹配技术,达到了消除折叠预放电路失调的目的.与已有的各种解决方案(包括平均技术)相比,该文所提新方案不仅有效改善了折叠预放失调性能,突破了已有CMOS工艺制作折叠结构ADC只能实现8位以下转换分辨率的限制,而且在电路规模、系统功耗和时钟配置等方面均有较大的优势.2、该文提出了基于单向隔离模拟开关的分步预处理思想,与常规的模拟开关分步预处理相比,新方案大大减少了模拟开关的数目,简化了电路结构,而且具有高匹配精度要求的精密电阻和模拟开关的数目大幅减少,同时也有利于降低精密电阻和模拟开关的设计和制作难度.3、基于动态匹配技术和单向隔离模拟开关的分步预处理,该文提出了一种新型CMOS嵌入式高速高精度折叠ADC结构.与传统的折叠结构相比,电路规模得到极大压缩,一个10位转换只需32个比较器,30个折叠预放电路,28路分布式跟踪保持电路,系统功耗也随之降低;动态匹配技术确保了高分辨率转换时的精度要求;流水方式工作保证奈奎斯特采样,同时较少的流水级数以及简单的级间跟踪保持电路使得新型结构在流水迟延和系统功耗上要优于流水算法结构.4、采用CSMC-HJ 0.6μm双阱、双金属层CMOS器件参数及工艺制作平台,对10Bit、50MSPS新型结构ADC实例进行了深入的系统结构研究、单元电路研究和芯片的版图设计.单5V电源电压下,功耗120mW;嵌入式中关键的芯片版图面积仅为1.44mm<2>;论文还对先期基础研究的部分单元进行了流片测试分析.
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