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随着现代通信、雷达、电子侦察和对抗技术的飞速的发展,对作为核心部件的频率合成器的性能指标提出了越来越高的要求,宽频带、高频率分辨、低捷变时间、高频率稳定度、低相位噪声、低杂散、能程控等,这些技术利用普通的模拟电路是很难达到与实现的。因此,如何设计一种新的频率合成器来产生大量高精度、高稳定度的频率信号成为了频率合成技术的关键。本文首先介绍了频率合成的基本理论,对各种频率合成技术进行了比较和分析,得出了其优缺点,并且着重突出了新型频率合成技术中经常用到的直接数字频率合成器,对其构成以及工作原理作了详细论述;由于本文所设计的直接数字频率合成器是基于ASIC技术的,因此本文还介绍了有关ASIC设计流程和相关技术;随后对直接数字频率合成器进行了系统架构以及模块划分和算法分析;接着利用硬件描述语言Verilog HDL进行前端RTL级功能仿真与测试平台的编写,代码的编写风格以及测试平台的全面性和高覆盖率为随后的门级实现做下铺垫;待完成模块中所有数字部分的设计,仿真直至综合优化以及时序分析的全过程,该过程分为FPGA验证以及ASIC实现,FPGA验证是为了确保ASIC实现的顺利进行;本文中RTL级仿真工具为Mentor公司的Modelsim,FPGA验证工具为Xilinx公司的ISE,综合工具为Synopsys公司的Design Compiler,静态时序分析工具为Synopsys公司的Primetime,综合所调用的元器件工艺库为联华(UMC)的0.18μm库;为满足高频率和低抖动的要求,需要反复综合,并且需充分考虑速度和面积等各方面因素的影响;最后,通过对直接数字频率合成器的应用领域展开全面叙述后,重点对DDS的数字调制技术相关模块展开详尽设计,并进行了功能仿真与测试。通过本文ASIC流程的设计与实现,较好地完成了DDS的功能以及时序、面积、功耗等方面的性能,并使得DDS模块具有较大的移植性与可重复利用性,具备完成IP核设计的条件,有一定的实用价值。