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随着集成电路工艺的发展，芯片的集成度越来越高，工作频率越来越快，相邻信号线之间的噪声相对越来越大，由此引起的信号完整性问题已成为影响集成电路系统的功能及性能的重要因素。各种各样的噪声中，相邻信号之间的耦合效应，即串扰，会引起电路的逻辑错误、时延故障等问题，已成为超深亚微米工艺下导致电路功能错误的一个主要来源，因此有必要在测试阶段有目的性的针对这些问题进行额外的测试。
本文主要针对串扰引起的时延故障的测试生成问题进行研究。考虑到电路的通路数随着电路的大小按指数率增长，试图对电路中每条通路进行测试生成是不可行的，需要一种方法找出那些容易受到串扰影响而产生时延故障的电路。现有研究表明，对于串扰时延故障的测试生成来说，大多数通路的受影响程序是不足以引起时延故障的，只需要对那些较长的临界通路进行考虑即可。文章通过对现有故障模型的分析，在精确串扰通路时延故障模型的基础上分别提出了一种考虑串扰效应的非强健和强健时延测试生成方法。在对被测电路做必要的静态定时分析的基础上，找出临界通路集及其精简的待测串扰时延故障集。文章中的方法，时延参数只在目标故障收集时考虑，对串扰时延故障的测试生成可以在对传统的通路时延测试生成算法(例如非强健测试生成和强健测试生成算法)做较少改动的基础上实现。基于ISCAS89和ITC99基准电路的实验数据表明，文中的测试产生方法适用于大规模电路的考虑串扰减速效应的时延测试生成，并具有较高的CPU效率。