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近年来随着工艺技术的进步和最小尺寸的缩减,越来越多的数字电路被重新研究并推陈出新。于是,时间数字转换器和全数字锁相环成为了近年来集成电路设计工业界和学术界研究的热点。本论文主要针对应用于全数字锁相环中的时间数字转换器和计数器进行了研究与讨论,设计了应用于2.4GHz-5.2GHz全数字锁相环中的时间数字转换器和计数器,并与全数字锁相环的其它模块进行了集成,最终使用CMOS工艺对设计进行了芯片实现与测试。本文首先简单分析了全数字锁相环的架构,又给出了这种架构下的相位测量方案,其后进行了全数字锁相环中的时间数字转换器与计数器的结构分析和指标分析。在此基础上,针对设计的功能要求与性能指标,提出了自己的设计方案。论文给出了一种两级时间数字转换器,第一级采用缓冲器链实现粗量化,第二级采用Vernier延时链实现细量化。既防止了链路太长导致非线性太差,又通过第二级量化实现了高分辨率。关于两级量化的中间级电路,创新的提出了一种时间偏差选择电路,其作用为提取参考信号与最近的延时的数据信号间的时间偏差。其包括选择信号发生器和两个相同的多选一选择器,且理论上不引入非线性偏差和线性偏差。在后续的时间数字转换器的优化设计中,将高频信号周期测量单元与偏差测量单元分离,对偏差测量部分进行高频信号边沿采样继而简化了设计方案,实现了线性度的改善与面积功耗的减少。论文给出了一种高频宽带计数器的电路,并且根据环路要求给出了关于不同时钟域的采样电路。采样电路包括过采样得到与数据同步的时钟的生成电路,与基于数据结果设计的时钟树电路,是一种可行的低频时钟采样高频数据的方案。根据前面的设计思想,使用0.13μm CMOS工艺设计了应用于全数字锁相环环路中的时间数字转换器与计数器,并进行了芯片实现。其高频数据信号频率为1.2GHz-2.6GHz,参考频率为40MHz,完成了各个频点及各个工艺角的仿真验证,TDC的分辨率测试结果为8.5ps, TDC与计数器的面积约为0.26mm2。