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数字视频技术是当前信息领域研究的重点和热点,而数字音视频的压缩技术正是数字图像、无线视频产业发展的核心。其中,研发功能更强大、处理速度更快的视频压缩编码解码(CODEC)芯片是体现数字音视频压缩技术进步的具体方法。正如其他许多新技术的发展一样,图像和视频编码技术也是由一系列其他领域的进步所共同促进的。 本论文作者在实验室现有FPGA硬件资源的基础上,高效利用了其运算与存储资源,独立设计了JPEG图像压缩编码器。文中借鉴了相关文献中关于改进后的CHEN算法,在算法的硬件实现上采用资源共享及流水线设计高效地发掘算法并行性,提高了DCT变换模块的运算速度;根据JPEG标准推荐的Huffman表的特点,提出一种新的分组结构,利用该结构采用并行搜索的办法,用尽量少单元完成编码运算,提高编码速度。 本文中所涉及芯片的整体设计及各个子模块都在Altera公司的QuartusⅡ(及ModelSim)平台上进行过时序仿真及逻辑综合验证。结果表明,本设计中DCT变换模块在占用相对较少硬件资源的条件下,工作频率达到了文献的一倍左右;量化模块和模块也在面积与频率的取舍中获得了较好的效果;哈夫曼编码模块中,将哈夫曼表分散在三个存储器中并采用并行的方法搜索哈夫曼表,提高了编码速率,可满足现有使用要求。 若在该设计基础上进一步进行算法改进、硬件逻辑综合及仿真,应可应用于手机,电话,视频会议等JPEG编码系统。