【摘 要】
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在现代电子测量系统、生物医疗仪器、声呐信号检测等微弱信号处理领域,对高精度（分辨率>16 bits）ADC的需求非常迫切。由于Σ-ΔADC可以采用高精度的数字信号处理技术、过采样技术和噪声整形技术,通过这些技术能够有效地提高性能从而获得较高的分辨率。作为Σ-ΔADC的重要组成部分,数字抽取滤波器的主要功能是将Σ-ΔADC前端调制器的输出进行抽取与滤波处理,恢复采样信号的原本信息,通常其面积和功耗在
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在现代电子测量系统、生物医疗仪器、声呐信号检测等微弱信号处理领域,对高精度（分辨率>16 bits）ADC的需求非常迫切。由于Σ-ΔADC可以采用高精度的数字信号处理技术、过采样技术和噪声整形技术,通过这些技术能够有效地提高性能从而获得较高的分辨率。作为Σ-ΔADC的重要组成部分,数字抽取滤波器的主要功能是将Σ-ΔADC前端调制器的输出进行抽取与滤波处理,恢复采样信号的原本信息,通常其面积和功耗在整个Σ-ΔADC中占比较大。本设计主要研究分辨率高达24 bits的高精度Σ-ΔADC中的数字抽取滤波器的架构,并在给系统带来尽可能低的噪声条件下优化滤波器的面积与功耗。本文通过对数字抽取滤波器不同架构的研究,提出一种由CIC滤波器、改进补偿滤波器和两级半带滤波器组成的四级级联数字抽取滤波器结构。由于系统中采用了通带补偿效果更好的ISOP滤波器,在较少硬件开销的情况下获得了较好的通带补偿效果;系统中采用阻带衰减效果更好的余弦滤波器,将阻带衰减大幅度增加,有效地减小了带内混叠对带内信号的影响。在硬件设计中使用非递归结构的CIC滤波器与余弦滤波器相结合的方式,有效减少了硬件开销。提出一种对传统CIC级联余弦滤波器结构进行改进的新方案,在其前级采用了更大倍数降采样率,而在后级采用低倍数降采样率的非递归结构,并采用硬件共享和流水线技术,大大减小了电路的面积与功耗,提高了系统的速度,减小了样本的输出延迟。另外,根据半带滤波器系数对称且接近一半系数为零的特点,结合CSD编码滤波器系数可使运算有效减少的特点,对后面两级半带滤波器进行设计,也应用了流水线技术,进一步减少系统的面积与功耗。在设计中,对数字抽取滤波器进行了系统级仿真和硬件级数模混合仿真验证,硬件级Σ-ΔADC的信噪失真比（SNDR）为143.8 d B,有效位数（ENOB）为23.59 bits,其中本滤波器所引入的量化噪声误差约为2.1 d B,总样本延时为57860个时钟,达到设计指标要求。最后,基于TSMC 0.18 um CMOS工艺,对设计进行了逻辑综合、静态时序分析和版图综合,得到数字抽取滤波器版图面积为0.893 mm~2,功耗为0.178 m W。
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