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在无线收发机系统中，频率综合器作为射频前端一个关键模块，它能够提供高精确度、高频谱纯度的本振信号。随着新的通信标准不断涌现，使得低频段资源越来越少，不得不向高频段发展，这无疑给频率综合器的设计带来了挑战。在锁相环频率综合器中，分频器是一个非常重要的模块，它位于锁相环反馈回路上，工作在高频状态下。它的性能直接影响锁相环路性能，例如，它的工作速度限制频率综合器输出信号的最高频率，同时它的相位噪声影响频率综合器的带内噪声。因此，为了使频率综合器能够应用于多个系统和标准上，分频器需要满足高速、宽分频比范围的性能指标，使其能够同时支持GSM、CDMA、WCDMA、TD-SCDMA、TD-LTE多标准协议。针对一款高速、宽分频比范围的可编程分频器的设计，本论文主要研究内容如下：1.对锁相环频率综合器进行文献调研，了解分频器在锁相环路中的作用，并重点介绍了两种分频技术以及分频器中关键单元D触发器或锁存器的高速结构；2.对于两种分频技术，由于除2/除3单元级联技术具有模块化特点，而且频率随着每级单元降低，有利于功耗的优化，以及其分频比调节方式简单等优势，本文采用了这种传统的除2/除3单元级联技术，并在此基础上加入扩展分频范围模块，从而打破了传统的除2/除3单元级联技术有限分频范围的限制；3.针对电流模式逻辑（CML）结构中尾电流的稳定性将影响整个可编程分频器的正常工作，本文采用“带隙”技术，在传统的带隙基准电路基础之上经过改进，设计了一款与温度、工艺和电源电压无关的CMOS基准电流源。本文采用SMIC公司的40nm CMOS工艺库，在Cadence软件平台上，完成了可编程分频器和CMOS基准电流源的电路设计和版图设计，通过物理验证后完成了后仿真验证。后仿真结果表明：可编程分频器的工作电压为2.5V，能够实现16～127范围内的连续分频比，工作频率范围为0.5GHz～5GHz。仿真结果完全符合设计指标要求，它已成功应用于宽频带锁相环频率综合器中。