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随着信息技术的快速发展，人们对通信的要求越来越高。作为最新的数字通信信道编码方案，LDPC码凭借其出色的纠错能力得到了学术界和工业界的青睐，具有广阔的应用前景。本论文致力于高效率LDPC解码器设计技术的研究。
论文在详细研究LDPC码编解码原理的基础上，描述并分析了现存的全并行、全串行、部分并行三类解码器架构，并提出了部分并行解码器的改进方案，以求在一定程度上缓解其消息存储量大和功耗大的问题。
论文遵循“解码器与码结构联合设计”的指导思想，提出了一种新的移位LDPC码结构及相应的移位解码器硬件架构。该码的性能优于一般随机码，其解码器架构具有解码速度快、消息存储量少、布线负担小的特点。我们给出了码长为8192、码率为7/8的移位LDPC码解码器的设计实例，实现了5Gbps吞吐率的优异性能，同时在面积、时钟频率、功耗等方面具有优势。该实现方案在高速通信领域具有一定竞争力。
论文深入研究了基于比特翻转的各种硬判决解码算法，指出了传统的基于比特翻转算法在实现上的困难，提出了基于自身置信度的硬判决解码算法，该算法具有解码性能优异、解码器所需布线少、计算复杂度低、解码收敛快的优点。
论文最后讨论了基于FPGA的LDPC码硬件仿真平台的搭建，设计了包括编码器、AWGN噪声发生器在内的多个电路模块。该平台可以在数小时内仿真到10-11误码率水平的性能曲线，仿真速度比软件仿真快104倍。硬件仿真平台技术对缩短研究周期、进一步研究LDPC码误差平底现象具有积极的推进作用。