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随着光网络通信技术的发展，当前串行通信传输速率已达10Gbps以上，对于CDR电路的研究主要集中于高速应用和低功耗设计。本文基于SMIC13 CMOS工艺设计了一种面向RapidIO1.3传输标准，支持Level ISR传输的高速低功耗CDR电路，并按自顶向下的设计方法，介绍了围绕高速和低功耗设计展开的结构设计和优化方案。 传统的几种CDR结构分别基于PLL、DLL、相位插值等。本文在分析比较了以上各种CDR结构的基础上，结合RapidIO物理层电气规范，提出了一种采用模拟相位插值器的CDR电路，这种电路不仅具有本征稳定特性，且避免了VCO的使用，从而消除VCO导致的积累性抖动，优化系统抖动特性。 RapidIO Level ISR传输标准要求所设计的CDR需支持三种数据传输率，包括1.25/2.5/3.125Gbaud。为了降低系统采样时钟频率，所设计的CDR采用半速率体系。考虑到电路需提供三种频率的时钟，设计中采用带宽自适应PLL电路，使其在高频输出下也能保持低抖动值。此外，电路模块设计中引入了CML逻辑单元，不仅提高了系统的高速性能，且适于差分信号的应用。 CDR的功耗分布仿真结果显示，CML电路（包括PD，串行解串器等）总功耗占CDR环路的40％。因此，对CDR的低功耗优化主要集中在CML电路部分，包括CML单元的结构优化，以及对PD模块的结构优化。前者使单个CML单元的静态功耗降低，而后者则从模块结构上进一步改进，在保持鉴相精确度的同时降低模块功耗。此外，用数字控制单元替代电荷泵和低通滤波器，不仅降低了系统的静态功耗，也减小了电路设计复杂度。 改进后的CDR基于SMIC13 CMOS工艺的实现，仿真结果显示，所设计的高速低功耗CDR在1.25/2.5/3.125Gbaud时的电路总抖动分别为11.2/14.7/25.4ps，满足设计要求。在1.2V工作电压下，电路总功耗为20.7mW。与低功耗改进前相比，CDR电路总功耗降低了11.9％，其中CDR主环路功耗降低约33.4％，对于多通道传输应用的功耗降低有着显著意义。