【摘 要】
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扩频通信技术具有保密、信息隐蔽和抗干扰等优点,因而具有广阔的应用前景.但传统的扩频系统存在体积大、功耗高、可靠性差等问题,鉴于此,该文主要对数字化扩频接收机中伪码同
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扩频通信技术具有保密、信息隐蔽和抗干扰等优点,因而具有广阔的应用前景.但传统的扩频系统存在体积大、功耗高、可靠性差等问题,鉴于此,该文主要对数字化扩频接收机中伪码同步跟踪方法的实现进行了研究,并提出具体的解决方案.随着微电子技术和电子设计自动化(EDA)技术的迅速发展,以FPGA和CPLD为代表的可编程逻辑器件凭借其设计方便灵活和校验快等特点广泛应用于数字信号处理领域.在该文中主要探讨了应用FPGA来实现扩频伪码同步跟踪的具体方案.文中首先回顾了相关领域的发展历史,给出直接序列扩频通信系统的组成及其同步原理,对伪码跟踪技术的原理及数学模型进行了分析,并通过对各类跟踪环路进行分析比较,确定出了该设计将实现的环路类型,同时对开发平台及设计语言进行了简要介绍.然后给出全数字相干及非相干延迟锁定环路的具体实现方案,讲述了其中各功能模块的FPGA实现,其中包括发端模块、下变频模块、相关解扩模块、捕获及判决模块和DCO设计等部分.并给出了两种环路中各部分的仿真结果.此外该文还给出了基于传统数字延迟锁定环的FPGA实现方案及适用范围,并说明其中数字环路滤波器的实现.最后说明了在Quartus Ⅱ开发平台中实现该系统时遇到的问题和解决的办法,并总结出一些在Quartus Ⅱ中应用Verilog进行设计时的方法,为今后应用FPGA进行数字系统设计奠定了基础.
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