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嵌入式可程存储器是FPGA芯片中的重要元件，其性能和编程配置的灵活性直接影响到FPGA芯片能够实现的应用电路的范围。
本选题对FPGA中的全定制嵌入式可编程存储器的实现方法和实现结构进行了研究，为国产高性能FPGA芯片的研制打下了基础。同时，该全定制嵌入式可编程存储器也能用于其它类型的SoC以提高芯片中存储资源使用的灵活性。
针对可编程存储器中译码电路的优化设计，本文对逻辑门互连延时及逻辑门尺寸优化进行了深入研究，首先针对实际输入输出信号对逻辑门互连的影响，建立了非线性的逻辑门互连延时模型，其次以该模型为基础建立了译码电路的性能目标函数，最后采用改进的粒子群优化算法对其进行优化设计。
针对可编程存储器对混合字宽配置的要求，本文提出了一种递进式译码结构，配合其他功能模块，实现了全定制设计下的字宽配置功能，在减小版图面积的同时也提高了存储器的性能。针对双端口存储器同时对同一地址进行读写操作时出现的读写冲突问题，本文提出了一种基于时序控制的解决方法，该方法通过对存储器位线信号和两个端口地址的监测，实现了在同一时钟周期先读出数据后写入数据的功能。针对可编程存储器初始化数据链的优化设计问题，本文首先建立了长数据链的功耗和延时模型，提出了一种采用混合进化粒子群算法的长数据链设计方法。它综合考虑了功耗和延时对设计的影响，采用量化的指标来确定其最优值。
最后对本文优化设计可编程存储器时所涉及的粒子群算法进行了分析和研究，分析了PSO算法各部分对算法的影响，在此基础上提出了基于混合进化的粒子群算法。通过一系列的测试函数对本论文提出的种改进算法作了实验和分析，验证了改进算法的有效性。
本论文设计的全定制嵌入式可编程存储器采用0.13μm CMOS工艺。仿真结果表明，本论文设计的全定制嵌入式可编程存储器与相同工艺尺寸、相同存储容量的采用其他方法设计的可编程存储器和商用嵌入式可编程存储器相比，它们在功能上兼容，在面积和延时等方面有较大的优势。