论文部分内容阅读
随着移动互联网的飞速发展，人们对于消费电子类产品的需求越来越高，因此，对于芯片的性能和功耗提出了更高的要求。然而，由于受到工艺、电压和温度（Process、Voltage、Temperature，PVT）等偏差因素的影响，在数字集成电路设计阶段需要为芯片预留充足的时序余量，以保证芯片在最差条件下仍能正确工作。同时，当芯片工作于低电压下（如近阈值区）时，芯片受PVT的影响加剧，导致预留的时序余量进一步加大。而最差条件通常极少发生，因此预留的时序余量导致了性能、功耗和面积的极大浪费。为消除预留的时序余量，以基于片上时序监测的自适应电压频率调节（Adaptive voltage and frequency scaling，AVFS）技术（也简称为在线监测技术）为代表的电路级弹性设计方法发展迅速，该方法通过实时监测片上时序是否紧张来动态调节芯片的电压和频率，从而达到消除预留时序余量的目标。
然而，当应用于近阈值区的工作场景，现有在线监测技术存在诸如：不适用于低电压、监测代价大、短路径问题、低电压的收益有限等挑战。为此，本文设计一套面向超低电压的在线监测与调节方法，能够以较小的面积代价近乎完全消除近阈值区的时序余量，实现性能和功耗的大幅优化。本文的研究内容主要包括如下五个方面：
（1）宽电压下的路径延时分布研究，提出基于FO4反相器度量的宽电压路径延时分布模型，并应用于在线监测技术中的两大关键参数（在线监测窗口与关键路径监测点选择阈值）设置，解决已有在线监测技术在关键参数设置方面的理论基础薄弱问题。上述模型验证于典型ASIC电路与CPU电路中的关键路径延时分布，与蒙特卡洛仿真结果进行对比，模型平均误差率仅为7.3%；
（2）提出并设计面向宽电压的高性能低开销在线监测单元，根据电流监测原理设计，通过监测CMOS电路内部节点在数据翻转时发生的放电情况，解决已有技术在近阈值区时序监测能力不足、监测代价大的问题。实测结果表明，基于40nm工艺，提出的监测单元可稳定工作于0.474V-1.1V，面积代价仅为传统触发器的9.5%；
（3）研究关键路径的实际激活情况，提出基于路径激活率的关键路径选取优化方法，该方法能够剔除那些激活率极低的监测点，进一步指导并优化选取的关键路径数量，从而减少已有在线监测技术的监测代价。基于流片版本的SHA-256电路对该方法进行验证，最多可减少88%的关键路径监测点；
（4）研究在线监测技术中的短路径问题机理，分别提出并设计自适应时钟占空比调节系统和基于时钟控制传输门的短路径填充方法，解决已有在线监测技术中的短路径问题，有效降低修复代价，同时提高监测系统的可靠性。分别基于数字滤波器电路与SHA-256加密算法电路进行验证，自适应占空比系统能够将传统基于缓冲器/反相器的短路径填充面积代价降低75%，基于时钟控制传输门的方法，可将短路径填充面积代价降低至4.43%。
（5）设计基于片上时序监测的自适应电压频率调节控制方法，提出“首次出错点之前工作点”的低开销控制系统，在完全消除时序余量、进一步优化电路的能效的同时保证电路的容错性。
以上研究内容最终应用于具体的验证芯片。基于40nm工艺实现于数字滤波器电路平台，芯片测试结果表明，与预留时序余量的基准条件相比，本文提出的方法最终以4.37%的面积代价，带来近阈值区/常规电压区179.31%/28.2%的性能提升或45.6%/28.1%功能收益；基于28nm工艺下实现于SHA-256加密算法电路，与预留时序余量的基准条件相比，本文提出的方法最终以9.32%的面积代价，带来近阈值区105%的性能提升和63.58%的功耗收益。
综上所述，本文提出的方法能够有效应用于低电压区，并带来可观的性能、功耗收益，有效降低数字电路设计中预留的时序余量，同时可以抑制PVT偏差对电路时序的影响。
然而，当应用于近阈值区的工作场景，现有在线监测技术存在诸如：不适用于低电压、监测代价大、短路径问题、低电压的收益有限等挑战。为此，本文设计一套面向超低电压的在线监测与调节方法，能够以较小的面积代价近乎完全消除近阈值区的时序余量，实现性能和功耗的大幅优化。本文的研究内容主要包括如下五个方面：
（1）宽电压下的路径延时分布研究，提出基于FO4反相器度量的宽电压路径延时分布模型，并应用于在线监测技术中的两大关键参数（在线监测窗口与关键路径监测点选择阈值）设置，解决已有在线监测技术在关键参数设置方面的理论基础薄弱问题。上述模型验证于典型ASIC电路与CPU电路中的关键路径延时分布，与蒙特卡洛仿真结果进行对比，模型平均误差率仅为7.3%；
（2）提出并设计面向宽电压的高性能低开销在线监测单元，根据电流监测原理设计，通过监测CMOS电路内部节点在数据翻转时发生的放电情况，解决已有技术在近阈值区时序监测能力不足、监测代价大的问题。实测结果表明，基于40nm工艺，提出的监测单元可稳定工作于0.474V-1.1V，面积代价仅为传统触发器的9.5%；
（3）研究关键路径的实际激活情况，提出基于路径激活率的关键路径选取优化方法，该方法能够剔除那些激活率极低的监测点，进一步指导并优化选取的关键路径数量，从而减少已有在线监测技术的监测代价。基于流片版本的SHA-256电路对该方法进行验证，最多可减少88%的关键路径监测点；
（4）研究在线监测技术中的短路径问题机理，分别提出并设计自适应时钟占空比调节系统和基于时钟控制传输门的短路径填充方法，解决已有在线监测技术中的短路径问题，有效降低修复代价，同时提高监测系统的可靠性。分别基于数字滤波器电路与SHA-256加密算法电路进行验证，自适应占空比系统能够将传统基于缓冲器/反相器的短路径填充面积代价降低75%，基于时钟控制传输门的方法，可将短路径填充面积代价降低至4.43%。
（5）设计基于片上时序监测的自适应电压频率调节控制方法，提出“首次出错点之前工作点”的低开销控制系统，在完全消除时序余量、进一步优化电路的能效的同时保证电路的容错性。
以上研究内容最终应用于具体的验证芯片。基于40nm工艺实现于数字滤波器电路平台，芯片测试结果表明，与预留时序余量的基准条件相比，本文提出的方法最终以4.37%的面积代价，带来近阈值区/常规电压区179.31%/28.2%的性能提升或45.6%/28.1%功能收益；基于28nm工艺下实现于SHA-256加密算法电路，与预留时序余量的基准条件相比，本文提出的方法最终以9.32%的面积代价，带来近阈值区105%的性能提升和63.58%的功耗收益。
综上所述，本文提出的方法能够有效应用于低电压区，并带来可观的性能、功耗收益，有效降低数字电路设计中预留的时序余量，同时可以抑制PVT偏差对电路时序的影响。